CN102569396B - 晶体管及其制造方法 - Google Patents
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Abstract
本发明涉及晶体管以及所述晶体管的制造方法。根据本发明实施例的晶体管可以包括：衬底，所述衬底至少包括顺序堆叠的晶体管的背栅、绝缘层和半导体层，其中所述晶体管的背栅用于调节所述晶体管的阈值电压；形成在所述半导体层上的栅极叠层，所述栅极叠层包括栅极电介质和形成在该栅极电介质上的栅电极；形成在所述栅极叠层的侧壁上的侧墙隔离层；以及分别位于所述栅极叠层两侧的源区和漏区，其中，所述栅极叠层的高度小于所述侧墙隔离层的高度。所述晶体管使得栅极叠层的高度得以降低并由此改善了晶体管的性能。
Description
技术领域
本发明涉及一种晶体管。本发明还涉及晶体管的制造方法。
背景技术
晶体管是集成电路中的常用元件。然而，随着半导体工艺向深亚微米甚至纳米级发展，出现了一些新的问题。例如，寄生电容对晶体管性能的影响愈发严重，特别是栅极叠层的高度导致的栅极叠层与电接触之间的寄生电容，已经成为纳米级晶体管性能提升的很大阻碍。此外，由于较小的栅-栅间距，栅极叠层的高度还对用于制造半导体器件的多个工艺模块造成了限制。
因此，为了改善晶体管的性能，所期望的是能够降低栅极叠层的高度。然而，在现有的晶体管中，对于晶体管阈值电压的调节主要依赖于栅极叠层的功函数而该功函数受到栅极叠层的材料以及高度的影响。此外，在用于制造晶体管的工艺流程中，栅极叠层在某些情况下需要具有一定的高度以便用作阻挡层。以上这些因素都限制了栅极叠层高度的降低。
发明内容
本发明的其中一个目的是克服以上缺点中的至少一些，并提供一种改进的晶体管及其制造方法。
根据本发明的一个方面，提供了一种晶体管，该晶体管包括：衬底，所述衬底至少包括顺序堆叠的晶体管的背栅、绝缘层和半导体层，其中所述晶体管的背栅用于调节所述晶体管的阈值电压；形成在所述半导体层上的栅极叠层，所述栅极叠层包括栅极电介质和形成在该栅极电介质上的栅电极；形成在所述栅极叠层的侧壁上的侧墙隔离层；以及分别位于所述栅极叠层两侧的源区和漏区，其中，所述栅极叠层的高度小于所述侧墙隔离层的高度。
发明人已经认识到，可以利用背栅来调节晶体管的阈值电压，从而减少或消除由于阈值电压调节导致的对于晶体管的栅极叠层的材料、高度等的限制。
鉴于这一认知，根据本发明一个实施例的晶体管包括背栅并且该背栅用于调节所述晶体管的阈值电压，并且所述晶体管的栅极叠层的高度小于侧墙隔离层的高度。这种高度降低的栅极叠层能够减小寄生电容从而改善晶体管的性能。
根据本发明的另一方面，提供了一种晶体管，该晶体管包括：衬底，所述衬底至少包括顺序堆叠的晶体管的背栅、绝缘层和半导体层，其中所述晶体管的背栅用于调节所述晶体管的阈值电压；形成在所述半导体层上的栅极叠层，所述栅极叠层包括栅极电介质和形成在该栅极电介质上的栅电极；形成在所述栅极叠层的侧壁上的侧墙隔离层；分别位于所述栅极叠层两侧的源区和漏区；以及形成于所述背栅的一部分上的背栅接触，其中，所述背栅接触包括从所述背栅的表面凸出的部分，所述源区和所述漏区中的每一个都包括从所述半导体层的表面凸出的部分，并且所述栅极叠层的高度小于所述侧墙隔离层的高度。
所提出的晶体管包括形成于背栅的一部分上的背栅接触并且该背栅接触包括从背栅的表面凸出的部分。背栅接触的形成能够在晶体管的背栅与电路中的其他部件之间实现所需的电连接。此外，该晶体管的背栅接触的形成不会破坏已经形成的结构且无需附加的保护层，从而使制造工艺得以简化且降低了制造成本。
根据本发明的又一方面，提供了一种制造晶体管的方法。所述方法包括：提供衬底，所述衬底至少包括顺序堆叠的晶体管的背栅、绝缘层和半导体层，其中所述晶体管的背栅用于调节所述晶体管的阈值电压；在所述半导体层上形成栅极叠层，所述栅极叠层包括栅极电介质、形成在所述栅极电介质上的栅电极和形成在所述栅电极上的牺牲层；在所述栅极叠层的侧壁上形成侧墙隔离层；在所述栅极叠层的两侧分别形成源区和漏区；以及选择性去除所述栅极叠层的牺牲层。
根据本发明的再一方面，提供了一种制造晶体管的方法。所述方法包括：提供衬底，所述衬底至少包括顺序堆叠的晶体管的背栅、绝缘层和半导体层，其中所述晶体管的背栅用于调节所述晶体管的阈值电压；在所述半导体层上形成栅极叠层，所述栅极叠层包括栅极电介质、形成在所述栅极电介质上的栅电极和形成在所述栅电极上的牺牲层；选择性去除所述半导体层和所述绝缘层的一部分从而露出所述背栅的一部分；在所述栅极叠层的侧壁上形成侧墙隔离层；在所述栅极叠层的两侧分别形成源区和漏区；对所述背栅的露出部分、所述源区和所述漏区进行选择性生长，以形成从所述背栅的表面凸出的部分并由此形成背栅接触，并且使得所述源区和所述漏区中的每一个都包括从所述半导体层的表面凸出的部分；以及选择性去除所述栅极叠层的牺牲层。
附图说明
本发明的这些和其它目的、特征和优点将会从结合附图对于本发明示例性实施例的以下详细描述中变得更为清楚明了。在附图中：
图1A示出了根据本发明的一个示例性实施例的晶体管的横截面示意图。
图1B示出了图1A中的晶体管形成接触后的示意图。
图2A示出了根据本发明的另一个示例性实施例的晶体管的横截面示意图。
图2B示出了图2A中的晶体管形成接触后的示意图。
图3A示出了根据本发明的示例性实施例制造晶体管的方法的第一步骤。
图3B示出了根据本发明的示例性实施例制造晶体管的方法的第二步骤。
图3C示出了根据本发明的示例性实施例制造晶体管的方法的第三步骤。
图3D示出了根据本发明的示例性实施例制造晶体管的方法的第四步骤。
图3E示出了根据本发明的示例性实施例制造晶体管的方法的第五步骤。
图3F示出了根据本发明的示例性实施例制造晶体管的方法的可选的第六步骤。
图4A示出了根据本发明的另一示例性实施例制造晶体管的方法的第一步骤。
图4B示出了根据本发明的另一示例性实施例制造晶体管的方法的第二步骤。
图4C示出了根据本发明的另一示例性实施例制造晶体管的方法的第三步骤。
图4D示出了根据本发明的另一示例性实施例制造晶体管的方法的第四步骤。
图4E示出了根据本发明的另一示例性实施例制造晶体管的方法的第五步骤。
图4F示出了根据本发明的另一示例性实施例制造晶体管的方法的第六步骤。
图4G示出了根据本发明的另一示例性实施例制造晶体管的方法的第七步骤。
图4H示出了根据本发明的另一示例性实施例制造晶体管的方法的可选的第八步骤。
具体实施方式
以下将结合附图详细描述本发明的示例性实施例。附图是示意性的，并未按比例绘制，且只是为了说明本发明的实施例而并不意图限制本发明的保护范围。在附图中，相同的附图标记表示相同或相似的部件。为了使本发明的技术方案更加清楚，本领域熟知的工艺步骤及器件结构在此省略。
首先，参照图1A和1B详细描述根据本发明的示例性实施例的晶体管。
图1A示出了根据本发明的一个示例性实施例的晶体管的横截面示意图。
如图1A所示，用于形成晶体管110的衬底100可以包括顺序堆叠的背栅103、绝缘层104和半导体层105。作为实例，衬底100的绝缘层104可以包括但不限于从以下材料构成的组中选取的材料或材料组合：SiO2、Si3N4。半导体层105可以包括但不限于从以下材料构成的组中选取的材料或材料组合：Si、SiGe、SiC、Ge、GaAs、InP。
背栅103可以包括例如半导体材料。比如，背栅103可以包括但不限于从以下材料构成的组中选取的材料或材料组合：Si、SiGe、SiC、Ge、GaAs、InP。背栅103也可以包括金属。比如，背栅103可以包括但不限于从以下材料构成的组中选取的材料或材料组合：Cu、Al、TiN。在晶体管110中，背栅103用于调节该晶体管的阈值电压。例如，可以通过背栅对晶体管的体区形成控制，使得背栅的偏置能够影响整个体区的费米能级而造成体区反型或是积累，由此调节晶体管的阈值电压。
需要注意的是，衬底100中包含的半导体层的数目以及绝缘层的数目不限于图1A中所示的数目。所述衬底例如可以包括更多个半导体层或绝缘层。
晶体管110的栅极叠层形成在衬底100的半导体层105上。栅极叠层可以包括栅极电介质111以及形成在该栅极电介质上的栅电极112。栅极电介质例如可以包括从以下材料构成的组中选取的材料或材料组合：SiO2、Si3N4、HfO2。栅电极例如可以包括从以下材料构成的组中选取的材料或材料组合：钛、铝、铜、石墨烯。在栅极叠层的侧壁上形成有侧墙隔离层114。侧墙隔离层114例如可以包括氮化物，比如Si3N4。侧墙隔离层114也可以包括氧化物，例如SiO2。
晶体管110的源区115和漏区116分别位于栅极叠层的两侧。可选地而非必须地，源区115和漏区116可以分别包括从半导体层105的表面凸出的部分115a和116a。这些凸出的部分抬升了晶体管的源区和漏区。这在需要形成接触孔的情况下是尤为有利的，因为凸出的部分降低了形成接触孔需要的刻蚀高度。
在图1A所示的晶体管中，包括栅极电介质111和栅电极112的栅极叠层的高度小于侧墙隔离层114的高度。例如，栅极叠层的高度可以处于0.5nm至30nm的范围内。
在如图1A所示的晶体管中，背栅用于调节所述晶体管的阈值电压并且使所述晶体管的栅极叠层的高度小于侧墙隔离层的高度。这种降低的栅极叠层能够减小寄生电容从而改善晶体管的性能。
图1B示出了图1A中的晶体管形成接触后的示意图。除了接触插塞(contact plug)以外，图1B中所示的晶体管的结构与图1A中的晶体管大体相同。
如图1B所示，在晶体管的源区115和漏区116分别包括从半导体层105的表面凸出的部分115a和116a的情况下，可以在晶体管的源区的凸出的部分115a和漏区的凸出的部分116a上分别形成源区接触插塞117和漏区接触插塞118。在图1B所示的示例性实施例中，源区接触插塞117和漏区接触插塞118可以分别形成在源区和漏区上方的钝化层140中。
可选地，源区的凸出的部分115a和漏区的凸出的部分116a可以分别包括金属硅化物。可选地，可以在源区的凸出的部分115a的外表面和漏区的凸出的部分116a的外表面上分别形成衬层(liner)119和120。衬层119和120例如可以包括氮化物。
下面，参照图2A和2B详细描述根据本发明的另一示例性实施例的晶体管。
图2A示出了根据本发明的另一个示例性实施例的晶体管的横截面示意图。
如图2A所示，用于形成晶体管110的衬底100可以包括顺序堆叠的背栅103、绝缘层104和半导体层105。作为实例，衬底100的绝缘层104可以包括但不限于从以下材料构成的组中选取的材料或材料组合：SiO2、Si3N4。半导体层105可以包括但不限于从以下材料构成的组中选取的材料或材料组合：Si、SiGe、SiC、Ge、GaAs、InP。
背栅103例如可以包括半导体材料。比如，背栅103可以包括但不限于从以下材料构成的组中选取的材料或材料组合：Si、SiGe、SiC、Ge、GaAs、InP。背栅103也可以包括金属。比如，背栅103可以包括但不限于从以下材料构成的组中选取的材料或材料组合：Cu、Al、TiN。在晶体管110中，背栅103用于调节该晶体管的阈值电压。例如，可以通过背栅对晶体管的体区形成控制，使得背栅的偏置能够影响整个体区的费米能级而造成体区反型或是积累，由此调节晶体管的阈值电压。
需要注意的是，衬底100中包含的半导体层的数目以及绝缘层的数目不限于图2A中所示的数目。所述衬底例如可以包括更多个半导体层或绝缘层。
晶体管110的栅极叠层形成在衬底100的半导体层105上。栅极叠层可以包括栅极电介质111以及形成在该栅极电介质上的栅电极112。栅极电介质例如可以包括从以下材料构成的组中选取的材料或材料组合：SiO2、Si3N4、HfO2。栅电极例如可以包括从以下材料构成的组中选取的材料或材料组合：钛、铝、铜、石墨烯。在栅极叠层的侧壁上形成有侧墙隔离层114。侧墙隔离层114例如可以包括氮化物，比如Si3N4。侧墙隔离层114也可以包括氧化物，例如SiO2。
晶体管110的源区115和漏区116分别位于栅极叠层的两侧。源区115和漏区116可以分别包括从半导体层105的表面凸出的部分115a和116a。这些凸出的部分抬升了晶体管的源区和漏区。这在需要形成接触孔的情况下是尤为有利的，因为凸出的部分降低了形成接触孔需要的刻蚀高度。
晶体管110还包括背栅接触121。背栅接触121形成在背栅103的一部分上。在图2A所示的示例性实施例中，背栅接触121包括从背栅103的表面凸出的部分。
可选地，还可以在衬底100上形成伪栅130。伪栅130用于将背栅接触121与晶体管的源区和漏区隔离。伪栅130可以包括伪栅叠层。在一个实例中，伪栅叠层可以包括伪栅电介质131以及形成在该伪栅电介质上的伪栅电极132。伪栅电介质例如可以包括从以下材料构成的组中选择的材料或材料组合：SiO2、Si3N4、HfO2。伪栅电极例如可以包括从以下材料构成的组中选择的材料或材料组合：钛、铝、铜、石墨烯。可选地，可以在伪栅叠层的侧壁上形成侧墙隔离层134。侧墙隔离层134例如可以包括氮化物，比如Si3N4。侧墙隔离层134也可以包括氧化物，例如SiO2。
在图2A所示的晶体管中，包括栅极电介质111和栅电极112的栅极叠层的高度小于侧墙隔离层114的高度。例如，栅极叠层的高度可以处于0.5nm至30nm的范围内。
在如图2A所示的晶体管中，将背栅用于调节所述晶体管的阈值电压并且使所述晶体管的栅极叠层的高度小于侧墙隔离层的高度。这种高度降低的栅极叠层能够减小寄生电容从而改善晶体管的性能。而且，背栅接触的形成能够在晶体管的背栅与电路中的其他部件之间实现所需的电连接。此外，这种形式的背栅接触不会破坏已经形成的结构且无需附加的保护层，从而使制造工艺得以简化且降低了制造成本。
图2B示出了图2A中的晶体管形成接触后的示意图。
如图2B所示，可以在晶体管的源区的凸出的部分115a和漏区的凸出的部分116a上分别形成源区接触插塞117和漏区接触插塞118。在图2B所示的示例性实施例中，源区接触插塞117和漏区接触插塞118可以分别形成在源区和漏区上方的钝化层140中。
可选地，源区的凸出的部分115a和漏区的凸出的部分116a可以分别包括金属硅化物。可选地，可以在源区的凸出的部分115a的外表面和漏区的凸出的部分116a的外表面上分别形成衬层119和120。衬层119和120例如可以包括氮化物。
还可以在背栅接触121上进一步形成背栅接触插塞122。可选地，背栅接触121的凸出的部分可以包括金属硅化物。金属硅化物例如可以形成在背栅接触的凸出的部分的一部分中。可选地，在背栅接触的凸出的部分的外表面上进一步形成衬层124。衬层124例如可以包括氮化物。
下面参照图3A至3F详细描述根据本发明示例性实施例的制造晶体管的方法。
图3A示出了根据本发明的示例性实施例制造晶体管的方法的第一步骤。在该步骤中，提供衬底100。衬底100可以包括顺序堆叠的背栅103、绝缘层104和半导体层105。
作为实例，衬底100的绝缘层104可以包括但不限于从以下材料构成的组中选取的材料或材料组合：SiO2、Si3N4。半导体层105可以包括但不限于从以下材料构成的组中选取的材料或材料组合：Si、SiGe、SiC、Ge、GaAs、InP。
背栅103例如可以包括半导体材料。比如，背栅103可以包括但不限于从以下材料构成的组中选取的材料或材料组合：Si、SiGe、SiC、Ge、GaAs、InP。背栅103也可以包括金属。比如，背栅103可以包括但不限于从以下材料构成的组中选取的材料或材料组合：Cu、Al、TiN。背栅103可以用于调节晶体管的阈值电压。
需要注意的是，衬底100中包含的半导体层的数目以及绝缘层的数目不限于图1A中所示的数目。所述衬底例如可以包括更多个半导体层或绝缘层。
图3B示出了根据本发明的示例性实施例制造晶体管的方法的第二步骤。如图3B所示，在半导体层105上形成栅极叠层。栅极叠层可以包括栅极电介质111、形成在该栅极电介质上的栅电极112以及形成在该栅电极上的牺牲层113。栅极电介质例如可以包括从以下材料构成的组中选取的材料或材料组合：SiO2、Si3N4、HfO2。栅电极例如可以包括从以下材料构成的组中选取的材料或材料组合：钛、铝、铜、石墨烯。牺牲层113可以包括电介质。例如，牺牲层可以包括从以下材料构成的组中选取的材料或材料组合：Si3N4，SiO2，高K介质等。牺牲层113也可以包括半导体材料，比如多晶硅。
在一个实例中，可以通过在衬底100的半导体层105上依次淀积电介质层、电极层和牺牲层，然后对已淀积的牺牲层、电极层和电介质层进行图案化来形成栅极叠层。然而，本发明不限于此。栅极叠层也可以通过本领域技术人员所熟知的其他方法来形成。
图3C示出了根据本发明的示例性实施例制造晶体管的方法的第三步骤。如图3C所示，在包括栅极电介质111、栅电极112和牺牲层113的栅极叠层的侧壁上形成侧墙隔离层114。侧墙隔离层114可以包括氮化物，比如Si3N4。侧墙隔离层114也可以包括氧化物，比如SiO2。
图3D示出了根据本发明的示例性实施例制造晶体管的方法的第四步骤。在该步骤中，在栅极叠层的两侧分别形成了源区115和漏区116。
在一个实例中，可以通过将离子注入到栅极叠层两侧的半导体层105中来形成源区115和漏区116。对于N沟道晶体管，比如NFET，被注入的离子例如可以是砷或磷，对于P沟道晶体管，比如PFET，被注入的离子例如可以是硼。然而，本发明不限于此。也可以通过本领域技术人员所熟知的其他方法来形成源区115和漏区116。
图3E示出了根据本发明的示例性实施例制造晶体管的方法的第五步骤。在该步骤中，选择性去除栅极叠层的牺牲层113。通过这一步骤，可以降低栅极叠层的高度。如图3E所示，包括栅极电介质111和栅电极112的栅极叠层的高度小于侧墙隔离层114的高度。在进行了图3E所示的步骤之后，栅极叠层的高度例如可以在0.5nm至30nm的范围内。
在一个实例中，可以通过刻蚀来选择性去除栅极叠层的牺牲层113。然而，本发明不限于此。也可以通过本领域技术人员所熟知的其他方法来选择性去除牺牲层。
可选地，在选择性去除牺牲层的步骤之前，可以对源区115和漏区116进行选择性生长，以使得源区115和漏区116分别包括从半导体层105的表面凸出的部分115a和116a。这些凸出的部分抬升了晶体管的源区和漏区。
在一个实例中，可以通过例如选择性外延来形成凸出的部分115a和116a。然而，本发明不限于此。也可以通过本领域技术人员所熟知的其他方法来进行所述选择性生长的步骤。
通过图3A至3E所示的制造方法，形成了根据本发明的一个示例性实施例的晶体管。在该晶体管中，将背栅用于调节所述晶体管的阈值电压并且通过利用牺牲层而使栅极叠层的高度得以降低。这种降低的栅极叠层能够减小寄生电容从而改善晶体管的性能。
在已有的用于制造晶体管的工艺流程中，在一些情况下对于栅极叠层的高度存在限制。例如，在用于形成源区和漏区的工艺中，可能需要将已经形成的栅极叠层作为自对准阻挡层，因此需要栅极叠层具有一定的高度，这限制了栅极叠层高度的降低。而在根据本发明示例性实施例的制造晶体管的方法中，在形成栅极叠层时使其包括牺牲层。包括牺牲层的栅极叠层具有一定的高度因而可以在例如用于形成源区和漏区的工艺中作为自对准阻挡层。而之后牺牲层的去除又可以使得栅极叠层的高度得以降低。通过降低栅极叠层的高度，可以改善晶体管的性能，同时增大工艺容限，为器件的设计者提供更大的优化空间。
可选地，根据本发明示例性实施例的制造晶体管的方法还可以包括如图3F所示的步骤。在该步骤中，在晶体管的源区的凸出的部分115a和漏区的凸出的部分116a上分别形成源区接触插塞117和漏区接触插塞118。在一个实例中，源区接触插塞117和漏区接触插塞118可以分别形成在源区和漏区上方的钝化层140中。源区接触插塞117和漏区接触插塞118例如可以包括金属。比如，源区接触插塞117和漏区接触插塞118可以包括钨或铜等。
可选地，在形成源区接触插塞117和漏区接触插塞118之前，可以在源区的凸出的部分115a和漏区的凸出的部分116a中分别形成金属硅化物。此外，可选地，可以进一步地在源区的凸出的部分115a的外表面和漏区的凸出的部分116a的外表面上分别形成衬层119和120。衬层119和120例如可以包括氮化物。
在一个实例中，可以通过以下方式来形成源区接触插塞和漏区接触插塞：首先，在源区的凸出的部分和漏区的凸出的部分中分别形成金属硅化物；之后，在源区的凸出的部分的外表面和漏区的凸出的部分的外表面上淀积例如由氮化物形成的衬层；然后，进行例如在0-500℃的温度范围内的低温热氧化(LTO)以形成钝化层；随后，通过例如化学机械抛光(CMP)的平坦化工艺使已形成的钝化层平坦化；之后，在已平坦化的钝化层中需要形成接触插塞的位置形成接触孔；最后，利用例如钨的插塞材料填充接触孔，从而形成源区接触插塞和漏区接触插塞。需要注意的是，本发明不限于以上实例。也可以通过本领域技术人员所熟知的其他方法来形成源区接触插塞和漏区接触插塞。
下面参照图4A至4H详细描述根据本发明另一示例性实施例的制造晶体管的方法。
图4A示出了根据本发明的另一示例性实施例制造晶体管的方法的第一步骤。在该步骤中，提供衬底100。衬底100可以包括顺序堆叠的背栅103、绝缘层104和半导体层105。
作为实例，衬底100的绝缘层104可以包括但不限于从以下材料构成的组中选取的材料或材料组合：SiO2、Si3N4。半导体层105可以包括但不限于从以下材料构成的组中选取的材料或材料组合：Si、SiGe、SiC、Ge、GaAs、InP。
背栅103例如可以包括半导体材料。比如，背栅103可以包括但不限于从以下材料构成的组中选取的材料或材料组合：Si、SiGe、SiC、Ge、GaAs、InP。背栅103也可以包括金属。比如，背栅103可以包括但不限于从以下材料构成的组中选取的材料或材料组合：Cu、Al、TiN。背栅103可以用于调节晶体管的阈值电压。
需要注意的是，衬底100中包含的半导体层的数目以及绝缘层的数目不限于图4A中所示的数目。所述衬底例如可以包括更多个半导体层或绝缘层。
图4B示出了根据本发明的另一示例性实施例制造晶体管的方法的第二步骤。如图4B所示，在半导体层105上形成栅极叠层。栅极叠层可以包括栅极电介质111、形成在该栅极电介质上的栅电极112以及形成在栅电极上的牺牲层113。
可选地，在这一步骤中还可以在半导体层105上形成伪栅叠层。伪栅叠层例如可以包括伪栅电介质131、形成在该伪栅电介质上的伪栅电极132以及形成在该伪栅电极上的牺牲层133。在形成栅极叠层的步骤中同时形成伪栅叠层，可以使通过形成比如浅沟槽隔离的电介质将背栅接触与晶体管的源区和漏区隔离的工艺得到简化。
栅极电介质和伪栅电介质例如可以包括从以下材料构成的组中选取的材料或材料组合：SiO2、Si3N4、HfO2。栅电极和伪栅电极例如可以包括从以下材料构成的组中选取的材料或材料组合：钛、铝、铜、石墨烯。牺牲层例如可以包括电介质材料。比如，牺牲层可以包括从以下材料构成的组中选取的材料或材料组合：Si3N4，SiO2，高K介质等。牺牲层也可以包括半导体材料，比如多晶硅。
在一个实例中，可以通过在衬底100的半导体层105上依次淀积电介质层、电极层和牺牲层，然后对已淀积的牺牲层、电极层和电介质层进行图案化来形成栅极叠层和伪栅叠层。然而，本发明不限于此。栅极叠层和伪栅叠层也可以通过本领域技术人员所熟知的其他方法来形成。
图4C示出了根据本发明的另一示例性实施例制造晶体管的方法的第三步骤。如图4C所示，选择性去除半导体层105和绝缘层104的一部分从而露出背栅103的一部分。如以下将要描述的，在后续步骤中，在背栅103的露出部分上将形成背栅接触。
在一个实例中，可以通过刻蚀来选择性去除半导体层105和绝缘层104的一部分。例如，可以利用掩模掩蔽半导体层105和绝缘层104的无需去除的部分，然后进行曝光，再将经过曝光的部分刻蚀掉，来露出背栅的一部分。然而，本发明不限于此。也可以通过本领域技术人员所熟知的其他方法来选择性去除半导体层105和绝缘层104的一部分。
图4D示出了根据本发明的另一示例性实施例制造晶体管的方法的第四步骤。如图4D所示，在包括栅极电介质111、栅电极112和牺牲层113的栅极叠层的侧壁上形成侧墙隔离层114。侧墙隔离层114可以包括氮化物，比如Si3N4。侧墙隔离层114也可以包括氧化物，比如SiO2。
在半导体层105上形成有伪栅叠层的实例中，在形成侧墙隔离层114的同时，还可以在伪栅叠层的侧壁上形成侧墙隔离层134。
图4E示出了根据本发明的另一示例性实施例制造晶体管的方法的第五步骤。在该步骤中，在栅极叠层的两侧分别形成了源区115和漏区116。
在一个实例中，可以通过将离子注入到栅极叠层两侧的半导体层105中来形成源区115和漏区116。对于N沟道晶体管，比如NFET，被注入的离子例如可以是砷或磷，对于P沟道晶体管，比如PFET，被注入的离子例如可以是硼。然而，本发明不限于此。也可以通过本领域技术人员所熟知的其他方法来形成源区115和漏区116。
图4F示出了根据本发明的另一示例性实施例制造半导体器件的方法的第六步骤。在该步骤中，对背栅103的露出部分、源区115和漏区116进行选择性生长，从而形成从背栅的表面凸出的部分并由此形成背栅接触121，并且使得源区115和漏区116分别包括从半导体层105的表面凸出的部分115a和116a。换言之，通过所述选择性生长，抬升了晶体管的源区、漏区以及背栅的露出部分。
在一个实例中，可以通过选择性外延来形成源区115和漏区116的凸出的部分115a和116a以及背栅接触121。然而，本发明不限于此。也可以通过本领域技术人员所熟知的其他方法来进行所述选择性生长的步骤。
通过在背栅103的一部分上形成背栅接触121，可以在晶体管的背栅与电路中的其他部件之间实现所需的电连接。而且在如上所述的制造方法中，背栅接触的形成不会破坏已经形成的结构(比如衬底中的埋置绝缘层)且无需形成附加的保护层。这使得制造工艺得以简化且制造成本得以降低。
图4G示出了根据本发明的另一示例性实施例制造晶体管的方法的第七步骤。在该步骤中，选择性去除栅极叠层的牺牲层113。通过这一步骤，可以降低栅极叠层的高度。如图4G所示，包括栅极电介质111和栅电极112的栅极叠层的高度小于侧墙隔离层114的高度。在进行了如图4G所示的步骤之后，栅极叠层的高度例如可以在0.5nm至30nm的范围内。
在一个实例中，可以通过刻蚀来选择性去除栅极叠层的牺牲层113。然而，本发明不限于此。也可以通过本领域技术人员所熟知的其他方法来选择性去除牺牲层。
在半导体层105上形成有伪栅叠层的实例中，在这一步骤中，也可以将伪栅叠层的牺牲层133一并去除。
可选地，根据本发明示例性实施例的制造晶体管的方法还可以包括如图4H所示的步骤。在该步骤中，在晶体管的源区的凸出的部分115a和漏区的凸出的部分116a上分别形成源区接触插塞117和漏区接触插塞118。在一个实例中，源区接触插塞117和漏区接触插塞118可以分别形成在源区和漏区上方的钝化层140中。源区接触插塞117和漏区接触插塞118例如可以包括金属。比如，源区接触插塞117和漏区接触插塞118可以包括钨或铜等。
可选地，在形成源区接触插塞117和漏区接触插塞118之前，可以在源区的凸出的部分115a和漏区的凸出的部分116a中分别形成金属硅化物。此外，可选地，可以进一步地在源区的凸出的部分115a的外表面和漏区的凸出的部分116a的外表面上分别形成衬层119和120。衬层119和120例如可以包括氮化物。
可选地，在图4H所示的步骤中，还可以在背栅接触121上进一步形成背栅接触插塞122。背栅接触插塞122例如可以包括金属。例如，背栅接触插塞可以包括钨或铜等。
可选地，在形成背栅接触插塞122之前，可以在背栅接触的凸出的部分中形成金属硅化物。此外，可选地，在背栅接触的凸出的部分的外表面上进一步形成衬层124。衬层124例如可以包括氮化物。
在一个实例中，可以通过以下方式来形成背栅接触插塞以及源区接触插塞和漏区接触插塞：首先，在背栅接触的凸出的部分、源区的凸出的部分和漏区的凸出的部分中分别形成金属硅化物；之后，在背栅接触的凸出的部分的外表面、源区的凸出的部分的外表面和漏区的凸出的部分的外表面上淀积例如由氮化物形成的衬层；然后，进行例如在0-500℃的温度范围内的低温热氧化(LTO)以形成钝化层；随后，通过例如化学机械抛光(CMP)的平坦化工艺使已形成的钝化层平坦化；之后，在已平坦化的钝化层中需要形成接触插塞的位置形成接触孔；最后，利用例如钨的插塞材料填充接触孔，从而形成背栅接触插塞以及源区接触插塞和漏区接触插塞。需要注意的是，本发明不限于以上实例。也可以通过本领域技术人员所熟知的其他方法来形成背栅接触插塞以及源区接触插塞和漏区接触插塞。
尽管已经参照附图详细地描述了本发明的示例性实施例，但是这样的描述应当被认为是说明性或示例性的，而不是限制性的；本发明并不限于所公开的实施例。上面以及权利要求中描述的不同实施例也可以加以组合。本领域技术人员在实施要求保护的本发明时，根据对于附图、说明书以及权利要求的研究，能够理解并实施所公开的实施例的其他变型，这些变型也落入本发明的保护范围内。
在权利要求中，词语“包括”并不排除其他部件或步骤的存在并且“一”或“一个”并不排除复数。在相互不同的从属权利要求中陈述了若干技术手段的事实并不意味着这些技术手段的组合不能有利地加以利用。
Claims (10)
1.一种晶体管，包括：
衬底，所述衬底至少包括顺序堆叠的晶体管的背栅、绝缘层和半导体层，其中所述晶体管的背栅用于调节所述晶体管的阈值电压；
形成在所述半导体层上的栅极叠层，所述栅极叠层包括栅极电介质和形成在该栅极电介质上的栅电极；
形成在所述栅极叠层的侧壁上的侧墙隔离层；
分别位于所述栅极叠层两侧的源区和漏区；以及
形成于所述背栅的一部分上的背栅接触，
其中，所述背栅接触包括从所述背栅的表面凸出的部分，所述源区和所述漏区中的每一个都包括从所述半导体层的表面凸出的部分，并且
所述栅极叠层的高度小于所述侧墙隔离层的高度，
其中所述背栅接触通过伪栅与所述源区和漏区隔离。
2.根据权利要求1所述的晶体管，其中所述伪栅包括伪栅叠层，并且所述伪栅叠层的侧壁上形成有侧墙隔离层。
3.根据权利要求1所述的晶体管，其中在所述背栅接触上形成有背栅接触插塞。
4.根据权利要求1至3中任意一项所述的晶体管，其中在所述源区的凸出的部分和所述漏区的凸出的部分上分别形成有源接触插塞和漏接触插塞。
5.一种制造晶体管的方法，包括：
提供衬底，所述衬底至少包括顺序堆叠的晶体管的背栅、绝缘层和半导体层，其中所述晶体管的背栅用于调节所述晶体管的阈值电压；
在所述半导体层上形成栅极叠层，所述栅极叠层包括栅极电介质、形成在所述栅极电介质上的栅电极和形成在所述栅电极上的牺牲层；
选择性去除所述半导体层和所述绝缘层的一部分从而露出所述背栅的一部分；
在所述栅极叠层的侧壁上形成侧墙隔离层；
在所述栅极叠层的两侧分别形成源区和漏区；
对所述背栅的露出部分、所述源区和所述漏区进行选择性生长，以形成从所述背栅的表面凸出的部分并由此形成背栅接触，并且使得所述源区和所述漏区中的每一个都包括从所述半导体层的表面凸出的部分；以及
选择性去除所述栅极叠层的牺牲层，
其中在所述形成栅极叠层的步骤中还形成伪栅叠层。
6.根据权利要求5所述的制造晶体管的方法，其中在所述栅极叠层的侧壁上形成侧墙隔离层的步骤中，还在所述伪栅叠层的侧壁上形成侧墙隔离层。
7.根据权利要求5所述的制造晶体管的方法，其中选择性去除所述半导体层和所述绝缘层的一部分从而露出所述背栅的一部分是通过刻蚀进行的。
8.根据权利要求5所述的制造晶体管的方法，其中选择性去除所述栅极叠层的牺牲层是通过刻蚀进行的。
9.根据权利要求5所述的制造晶体管的方法，还包括在选择性去除所述栅极叠层的牺牲层的步骤之后，在所述源区的凸出的部分和所述漏区的凸出的部分上分别形成源接触插塞和漏接触插塞。
10.根据权利要求9所述的制造晶体管的方法，其中在形成所述源接触插塞和所述漏接触插塞的步骤中，还在所述背栅接触上形成背栅接触插塞。
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