KR101646607B1 - 내부에 로우-ｋ 유전체를 갖는 전극간 유전체를 포함하는 차폐형 게이트 트렌치 ＦＥＴ의 구조 및 그 제조 방법 - Google Patents

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Abstract

차폐형 게이트 트렌치 전계효과 트랜지스터는 반도체 영역 내부로 연장된 트렌치들을 포함한다. 각 트렌치의 저부 내에 차폐 전극이 배치된다. 차폐 전극은 차폐 유전체에 의해 반도체 영역으로부터 절연된다. 각 트렌치 내에서 차폐 전극 상으로 게이트 전극이 배치되며, 전극간 유전체는 차폐 전극과 게이트 전극 사이로 연장된 로우-k 유전체를 포함한다.

Description

내부에 로우-ｋ 유전체를 갖는 전극간 유전체를 포함하는 차폐형 게이트 트렌치 ＦＥＴ의 구조 및 그 제조 방법{Structure and method for forming a shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein}
본 발명은 일반적으로 반도체 기술에 관한 것이며, 더욱 상세하게는, 차폐형 및 비차폐형 트렌치 전계효과 트랜지스터들(FETs)의 전극간 유전체들(inter-electrode dielectrics; IEDs) 및 다른 유전체 영역들의 구조 및 그 제조 방법에 관한 것이다.
차폐형 게이트 트렌치 전계효과 트랜지스터들은 게이트-드레인간 캐패시턴스(Cgd)를 감소시키고, 온-저항을 희생하지 않으면서도 상기 트랜지스터의 절연 내압을 향상시키는 점에서 종래의 전계효과 트랜지스터에 비하여 우수하다. 종래의 차폐형 게이트 트렌치 전계효과 트랜지스터들은 게이트 전극 하부에 차폐 전극을 포함한다. 상기 차폐 전극과 게이트 전극은 전극간 유전체, 즉 IED로 지칭되는 유전체층에 의해 서로 절연된다. 상기 게이트 전극은 게이트 유전체에 의해 인접하는 바디 영역으로부터 절연된다. 상기 IED 및 게이트 유전체의 제조 방법은 열산 화 및 산화물 또는 질화물의 화학기상증착(CVD) 공정을 포함한다.
상기 IED의 제조에 관한 품질, 두께 및 방법은 소자의 RDSon, Qgd 및 Igss와 같은 전기적 성질에 중대한 영향을 미치기 때문에 중요하다. 상기 IED는 차폐 전극과 게이트 전극 사이에서 요구되는 전압을 견디기 위하여 충분한 품질과 두께를 가져야 한다. 상기 IED가 너무 얇으면, 단락이 발생할 수 있다. 상기 IED가 너무 두꺼우면, 상기 게이트 전극들이 상기 바디 영역의 저면 아래로 연장되는 것을 보장하기 어려울 수 있다. 이러한 2 영역들이 오정렬되는 경우, Qgd는 감소되고, RDSon은 증가할 것이다. 또한, 상기 게이트 유전체들은 누설을 감소시키고 유전체 특성을 향상시키기 위하여 낮은 계면 전하와 유전체 트랩 전하를 가져야만 한다.
따라서, 개선된 IED 및 게이트 절연체들을 갖는 차폐형 게이트 트렌치 전계효과 트랜지스터의 구조 및 그 제조 방법이 요구된다.
본 발명의 일 실시예에 따르면, 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)는 반도체 영역 내부로 연장된 트렌치들을 포함한다. 각 트렌치의 저부에 차폐 전극이 배치된다. 상기 차폐 전극은 차폐 유전체에 의해 상기 반도체 영역으로부터 절연된다. 상기 게이트 전극은 각 트렌치 내에서 상기 차폐 전극 상으로 배치된다. 로우-k 유전체를 포함하는 전극간 유전체(IED)는 상기 차폐 전극과 상기 게이트 전극 사이로 연장된다.
일 실시예에서, 상기 게이트 전극은 금속을 포함한다.
다른 실시예에서, 상기 반도체 영역은 기판 상으로 연장된 드리프트 영역, 상기 드리프트 영역 상으로 연장된 바디 영역, 및 상기 바디 영역 내의 각 트렌치에 인접한 소스 영역들을 포함한다. 일부 실시예들에서, 상기 트렌치들은 상기 기판 내부로 연장되고, 상기 기판 내에서 종결된다. 다른 실시예들에서, 상기 트렌치들은 상기 드리프트 영역 내부로 연장되고, 상기 드리프트 영역 내에서 종결된다.
또 다른 실시예에서, 상기 전극간 유전체는 상기 전극간 유전체의 중앙부 내에 절연성 재료를 더 포함하고, 상기 로우-k 유전체는 상기 절연성 물질의 측부들 및 저부를 따라 연장된다.
또 다른 실시예에서, 하이-k 유전체를 포함하는 게이트 유전체는 상부 트렌치 측벽들을 덧댄다.
또 다른 실시예에서, 상기 하이-k 유전체는 산화물을 포함하고, 상기 산화물의 농도는 상기 하이-k 유전체의 두께를 따라 구배화된다. 상기 산화물의 상기 농도는 상기 반도체 영역에 가장 가까운 상기 하이-k 유전체의 일부에서 최대가 된다.
본 발명의 또 다른 실시예에 따르면, 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법은 하기의 단계들을 포함한다. 트렌치들이 반도체 영역 내에 형성된다. 각 트렌치의 저부 내에 차폐 전극이 형성된다. 상기 차폐 전극 상으로 연장되고, 로우-k 유전체를 포함하는 전극간 유전체(IED)가 형성된다. 각 트렌치의 상부에 상기 전극간 유전체 상으로 게이트 전극이 형성된다.
일 실시예에서, 게이트 유전체가 형성되어 상기 상부 트렌치 측벽들을 덧댄다. 상기 게이트 유전체는 하이-k 유전체를 포함한다.
일 실시예에서, 상기 하이-k 유전체는 상기 게이트 전극의 저부를 따라 더 연장된다.
다른 실시예에서, 상기 게이트 유전체는 열산화물을 더 포함한다.
본 발명의 속성과 이점들이 더 잘 이해될 수 있도록, 후술하는 상세한 설명 및 첨부된 도면들이 제공된다.
본 발명의 실시예들에 따르면, 차폐형 게이트 트렌치 FET의 IED는 로우-k 유전체를 포함한다. 이에 의해, 유효 산화막 두께(effective oxide thickness; EOT)를 증가시키고, 상기 IED의 두께 민감도를 감소시킬 수 있다. 일부 실시예들에서, 상기 트렌치 FET의 게이트 유전체는 구배화된 조성을 갖거나, 이를 갖지 않는 하이-k 유전체를 포함한다. 이는 절연 내압을 증가시키고 누설 전류를 감소시킴으로써 게이트 유전체의 품질을 향상시킬 수 있다. 이하에서는, 본 발명의 다양한 실시예들이 다른 특징들 및 이점들과 함께 더욱 상세히 개시될 것이다.
하기의 설명은 예시적일 뿐, 본 발명의 범위가 이러한 특정 실시예들에 한정되는 것이 아님을 이해하여야 한다. 본 출원의 도면들에서 크기는 축척이 아니며, 많은 경우 상대적인 크기는 다양한 구조적 특징들을 더욱 명확히 나타내기 위해 크기에 있어서 과장되거나 축소될 수 있음을 주목하여야 한다.
많은 로우-k 유전체들은 주입된 불순물들을 확산시키고 활성화시키는데 필요한 온도에서 안정적이지 않다. 따라서, 일부 실시예들에서는, 로우-k 증착 단계 이전에, 트랜지스터의 소오스 및 바디 영역들이 형성된다. 도 1a 내지 도 1c 및 도 2a 내지 도 2c는 소오스 및 바디의 주입 단계와 드라이브-인 단계가 로우-k 유전체의 증착 단계 이전에 수행되는 본 발명의 실시예에 따른 2 가지 기술을 도시한다.
도 1a에서, 종래의 도펀트 주입 및 확산 공정을 이용하여 반도체 영역(101)의 상부에 p 도전형의 바디 영역(104) 및 n+ 도전형의 소오스 영역(106)이 형성된 다. 도 1b에서는, 종래의 포토리소그래피 및 식각 기술을 이용하여 반도체 영역(101) 내에 트렌치(100)가 형성된다. 일 실시예에서, 반도체 영역(101)은 고농도 도핑된 n+ 형 기판(미도시) 상에 연장된 n 형 드리프트 영역(102)을 포함한다. 일부 실시예들에서, 트렌치(100)는 드리프트 영역(102) 내부로 연장되어 종결된다. 다른 실시예들에서, 트렌치(100)는 드리프트 영역(102)을 통하여 연장되고, 기판 내에서 종결된다.
도 1c에서, 공지의 기술을 이용하여 트렌치(100)의 저부 내에 차폐 유전체(116) 및 차폐 전극(114)이 형성된다. 일 실시예에서, 차폐 유전체(116)의 제조 방법은 종래의 산화물 증착 또는 열산화 공정을 이용하여 트렌치(100)의 측벽들 및 저부를 따라 유전체층을 형성하는 단계를 포함할 수 있다. 차폐 전극(114)의 제조 방법은 상기 유전체층 상으로 폴리실리콘층을 형성하여, 트렌치(100)를 매립하는 단계를 포함한다. 이후, 공지의 기술을 이용하여 유전체층과 폴리실리콘층들을 식각하여, 트렌치(100)의 저부 내에 층들을 리세스시킬 수 있으며, 이에 의해 유전체(116) 및 차폐 전극(114)이 형성된다. 일부 실시예들에서, 차폐 유전체(116)의 상부는, 도 1c에 도시된 바와 같이, 차폐 전극(114)의 상부 아래로 리세스된다.
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따라, 로우-k 유전체를 형성하는 단계 이전에 소오스 및 바디 이온주입 및 드라이브-인 단계가 수행되는 대체적인 게이트 공정을 도시한다. 도 2a에서, 종래의 포토리소그래피 및 식각 기술을 이용하여 반도체 영역(201) 내에 트렌치(200)가 형성된다. 도 1c를 참조하여 개시된 것과 유사한 방식으로, 트렌치(200)의 저부 내에 차폐 유전체(216) 및 차폐 전 극(214)이 형성될 수 있다. 공지의 기술을 이용하여 차폐 전극(214) 상으로 IED(212)가 형성된다. 일 실시예에서, IED(212)의 형성 단계는 종래의 산화물 증착 또는 열산화 공정을 이용하여 상부 트렌치 측벽들을 따라 차폐 전극(214) 상으로 유전체층을 형성하는 단계를 포함할 수 있다. 상기 유전체층을 리세스시키고 IED(212)를 형성하기 위하여, 하나 이상의 종래의 건식 또는 습식 식각 공정들이 이용될 수 있다. 공지의 기술을 이용하여 트렌치(200)의 상부 측벽들을 덧대는(lining) 게이트 유전체(210)가 형성된다. 일 실시예에서, 게이트 유전체(210)의 제조는 종래의 산화물 증착 또는 열산화 공정들을 이용하여 상기 상부 트렌치 측벽들을 따라 유전체층을 형성하는 단계를 포함할 수 있다. 종래의 폴리실리콘 증착 및 식각 공정들을 이용하여 게이트 유전체(210) 상으로 게이트 전극(208)이 형성된다. 일 실시예에서, 게이트 전극(208)의 제조는 폴리실리콘으로 트렌치(200)를 매립하는 단계 및 하나 이상의 식각 공정을 이용하여 상기 폴리실리콘을 리세스시키고 게이트 전극(208)을 형성하는 단계를 포함할 수 있다.
도 2b에서, 종래의 도펀트 주입 및 확산 공정들을 이용하여, 반도체 영역(2010)의 상부 내에 p 도전형의 바디 영역들(204) 및 n+ 도전형의 소오스 영역들(206)이 형성된다. 상기 소오스 및 바디 영역들을 형성하는 단계 이전에 게이트 전극(208) 상으로 유전체 캡이 형성될 수도 있음을 주목하여야 한다. 종래의 식각 기술을 이용하여 게이트 전극(208), 게이트 유전체(210) 및 IED(212)를 제거함으로써 도 2c에 도시된 구조가 형성될 수 있다. 일부 실시예들에서, IED(212)의 전부가 제거되지는 않으며, IED(212)로 이루어진 층이 차폐 전극(214) 및 차폐 유전 체(216) 상에 잔존한다. 차폐 전극(214) 및 차폐 유전체(216)는 트렌치(200)의 저부 내에 잔존하고, 바디 영역들(204) 및 소스 영역들(206)은 반도체 영역(01)의 상부 내에 잔존한다.
본 발명의 실시예에 따라, 도 1c 및 도 2c에 도시된 구조는 추가적으로 처리되어, 로우-k IED를 포함하는 차폐형 게이트 트렌치 FET가 형성될 수 있다. 도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 차폐형 게이트 트렌치 FET 구조를 형성하기 위한 공정의 다양한 단계들에 관한 개략적인 단면도이다.
도 3a에서, 공지의 기술을 이용하여 트렌치 측벽들을 따라 차폐 전극(314) 및 차폐 유전체(316) 상으로 로우-k 유전체(318)가 형성된다. 또한, 로우-k 유전체(318)는 트렌치(300)에 인접하는 메사 영역들을 피복할 수도 있다. 일 실시예에서, 로우-k 유전체(318)는 종래의 로우-k 증착 공정을 이용하여 형성될 수 있으며, 1000 Å 내지 2000 Å 범위 내의 유효 산화물 두께(EOT)를 가질 수 있다. EOT란 단위 면적당 동일한 캐패시턴스를 갖는 실리콘 산화물의 물리적(또는 실제의) 두께를 지칭한다. 동일한 EOT에 대하여, 로우-k 막의 물리적 두께는 더 낮은 유전 상수로 인하여 실리콘 산화물에 비하여 더 작을 수 있다. 로우-k 유전체(318)의 물리적 두께는 그의 유전 상수에 의존할 것이다.
본 발명이 특정 로우-k 재료에 한정되는 것은 아니며, 로우-k 유전체(318)를 형성하기 위해 사용될 수 있는 몇 가지 재료들에는, 도핑된 산화물, 다공성 산화물, 유기 재료 및 다른 재료들을 포함된다. 화학식 SiOx (x < 2)를 갖는 산화물이 이용될 수도 있다. 상기 산화물의 유전 상수를 감소시키기 위해 일반적으로 사용되는 도펀트는 탄소, 수소, 불소 및 다른 원소들을 포함한다.
도 3b에서, 공지의 기술을 이용하여 트렌치(300)의 상부 내부 내에 절연성 재료(320)가 형성된다. 일 실시예에서, 유전체 재료(320)는 도핑되지 않은 산화물을 포함하며, 종래의 산화물 증착 공정을 이용하여 형성될 수도 있다. 예를 들면, 절연성 재료(320)는 TEOS를 포함할 수 있으며, 종래의 화학기장증착(CVD) 공정을 이용하여 형성될 수도 있다. 도 3c에서, 로우-k 유전체(318) 및 절연성 재료(320)는 하나 이상의 종래의 식각 공정을 이용하여 리세스되어, 전극간 유전체(IED, 332)가 형성된다.
일 실시예에서, IED(332)는 IED(332)의 중앙부 내에 절연성 재료(320)의 측벽들 및 저부를 따라 연장되는 로우-k 유전체(318)를 갖는 절연성 재료(320)를 포함한다. 일부 실시예들에서, IED(332)는 도 2b를 참조하여 전술한 바와 같은 차폐 전극의 상부 상에 잔존하는 IED(212)의 층을 포함할 수도 있다. 트렌치 측벽들을 따르는 IED(332)의 상부는 바디 영역(304) 아래로 리세스될 수 있다.
로우-k 유전체를 포함하는 IED는 EOT를 증가시키며, 이로 인하여 상기 IED는 더 높은 전압을 견딜 수 있다. 또한, 로우-k 유전체를 포함하는 IED는 두께 변화에 따른 영향에 덜 민감하다. 예를 들면, IED가 3.9의 유전 상수와 1000 Å의 목표 EOT를 갖는 산화물인 경우, 10 %의 두께 감소는 상기 목표 미만인 900 Å까지 물리적 두께와 목표 EOT를 감소시킨다. 이와 달리, IED가 1000 Å의 물리적 두께와 1500 Å의 EOT를 갖는 로우-k 유전체를 포함하는 경우에는, 10 %의 두께 감소는 상기 물리적 두께를 900 Å까지 감소시키지만, EOT는 상기 목표 값보다 큰 여전히 1350 Å가 된다. 따라서, 로우-k 유전체를 갖는 IED는 차폐 전극과 게이트 전극 사이에 요구되는 전압을 견디는 마진을 제공하는 이점을 갖는다.
도 3d에 도시된 바와 같이, 유전체(322)는 종래의 증착 또는 열산화 공정을 이용하여 트렌치(300)의 상부 측벽들을 따라 형성될 수 있다. 일 실시예에서, 유전체(322)는 50 Å 내지 200 Å 범위의 두께를 갖는 산화물을 포함할 수 있다. 일부 실시예에서, 유전체(322)는 로우-k 유전체(318)의 열화를 방지하기 위하여 상대적으로 저온에서 형성될 수 있다. 예를 들면, 일 실시예에서, 유전체(322)는 650 ℃ 내지 750 ℃ 사이의 온도에서 열산화 공정을 이용하여 형성될 수 있다. 열산화물은 증착된 게이트 유전체와 비교시 계면 전하와 유전체 트랩 전하를 감소시킴으로써 게이트 유전체의 품질을 개선할 수 있다.
도 3e에 도시된 바와 같이, 공지의 기술을 이용하여 유전체(322) 및 IED(332) 상으로 하이-k 유전체(324)가 형성될 수 있다. 일 실시예에서, 하이-k 유전체(324)는 종래의 원자층증착(ALD), 화학기상증착(CVD) 및 물리기상증착(PVD) 공정을 이용하여 형성될 수 있다. 예를 들면, 일 실시예에서, 하이-k 유전체(324)는 ALD 공정을 이용하여 형성될 수 있으며, 50 Å 내지 500 Å 범위의 EOT를 가질 수 있다. 동일한 EOT의 경우, 하이-k 막의 물리적 두께는 더 높은 유전 상수 때문에 실리콘 산화물보다 더 두껍다. 하이-k 유전체(324)의 물리적 두께는 이의 유전 상수에 의존할 것이다. 일 실시예에서, 하이-k 유전체(324)는 100 Å 내지 700 Å 범위의 물리적 두께를 가지는 하프늄 산화물(HfOx)을 포함할 수 있다.
본 발명이 특정 하이-k 재료에 제한되는 것은 아니며, 하이-k 유전체(324)를 형성하기 위해 사용될 수 있는 하이-k 재료들의 일부 예들에는, 도핑된 산화물, 금속 산화물 및 이들의 규소화물 및 다른 재료들이 포함된다. 산화물의 유전 상수를 증가시키기 위해 일반적으로 사용되는 도펀트는 질소이다. 일반적으로 사용되는 금속 산화물은 하프늄 산화물, 지르코늄 산화물 및 다른 산화물들을 포함한다.
일부 실시예들에서, 상기 게이트 유전체는 유전체(322) 또는 하이-k 유전체(324) 중 하나만을 포함한다. 예를 들면, 일부 실시예들에서, 하이-k 유전체(324)는 유전체(322)를 대체할 수 있다. 이들 실시예들에서, 하이-k 유전체(324)는 상부 트렌치 측벽들을 덧댈 수 있으며, 반도체 영역과 직접 접촉할 수 있다. 많은 하이-k 유전체들은 비교적 저온에서 형성될 수 있으며, 낮은 온도 안정성을 갖는 로우-k 유전체들과 더욱 쉽게 집적될 수 있다. 다른 실시예들에서, 주위의 바디 영역들로부터 게이트 전극을 절연시키기 위한 게이트 절연체로서 작용하는 유전체(322)만이 형성될 수도 있다.
또한, 일부 실시예들에서, 하이-k 유전체(324)는 소정의 EOT를 얻고, 절연 내압을 향상시키며, 누설 전류를 감소시키기 위하여 구배화된 농도를 가질 수도 있다. 예를 들면, 상기 게이트 절연체가 하이-k 유전체(324)만을 포함하는 실시예에서는, 유전체 품질을 향상시키기 위하여, 하이-k 유전체(324)의 조성이 구배화될 수 있다. 예로서, 산화물을 포함하는 하이-k 유전체는 반도체 영역과의 계면 부근 에서 산화물의 농도가 최대가 될 수 있다. 산화물의 더 높은 농도는 일반적으로 계면 트랩 전하들과 유전체 트랩 전하들을 감소시켜 막의 품질을 개선한다.
도 3f에 도시된 바와 같이, 공지의 기술을 이용하여 하이-k 유전체(324) 상으로 도전성 라이너(326)가 형성될 수 있다. 일 실시예에서, 도전성 라이너(326)는 금속을 포함할 수 있으며, 종래의 금속 증착 공정을 이용하여 150 Å 내지 700 Å 범위의 두께를 갖도록 형성될 수 있다. 일부 실시예들에서, 후속하여 형성되는 금속 게이트 전극의 일함수와 트랜지스터의 문턱 전압을 조절하기 위하여, 도전성 라이너(326)가 사용될 수 있다. 또한, 도전성 라이너(326)는 금속 게이트 전극과 상기 게이트 유전체 사이에 장벽을 제공할 수 있다. 도전성 라이너(326)를 형성하기 위하여 일반적으로 사용되는 재료들 중 일부의 예들에는, 탄탈륨, 탄탈륨 질화물, 타이타늄 질화물 및 다른 재료들이 포함된다.
도 3g 및 도 3h에서, 게이트 전극(328)이 공지의 기술을 이용하여 형성된다. 일 실시예에서, 게이트 전극(328)은 금속을 포함할 수 있으며, 종래의 금속 증착 및 식각 공정을 이용하여 형성될 수 있다. 예를 들면, 도 3g에 도시된 바와 같이, 증착 공정을 이용하여, 게이트 전극층이 증착되고 트렌치(300)가 충전될 수 있다. 이후, 하나 이상의 식각 공정을 이용하여, 상기 층을 리세스시켜 도 3h에 도시된 바와 같은 게이트 전극(328)이 형성될 수 있다. 다른 실시예들에서, 게이트 전극(328)은 (도핑된 또는 도핑되지 않은) 폴리실리콘을 포함할 수 있으며, 종래의 폴리실리콘 증착 및 식각 공정을 이용하여 형성될 수 있다. 이들 실시예들에서, 상기 폴리실리콘 전극은 상기 라이너와 상기 금속 전극을 대체할 수도 있다.
도 3i에 도시된 바와 같이, 공지의 기술을 이용하여, 구조물 상으로 유전체 라이너(330)가 형성될 수 있다. 일 실시예에서, 유전체 라이너(330)는 질화물을 포함할 수 있으며, 종래의 LPCVD 공정을 이용하여 형성될 수 있다. 일부 실시예들에서, 유전체 라이너(330)는 후속 공정들 동안 게이트 전극(328) 및 도전성 라이너(326)의 산화를 방지할 수 있다.
많은 공지 기술들 중 어느 하나를 이용하여, 차폐형 게이트 트렌치 FET의 나머지 부분들이 형성될 수 있다. 도 4는 본 발명의 일 실시예에 따른 더 완성된 차폐형 게이트 트렌치 FET 구조를 개략적으로 도시하는 단면도이다.
도 4에서, 반도체 영역(401)은 고도핑된 n+ 형 기판(440) 상으로 n 형 드리프트 영역(402)을 포함한다. 이 실시예에서, 트렌치(400)는 드리프트 영역(402) 내부로 연장된다. 드리프트 영역(402) 상으로, p 도전형의 바디 영역들(404)이 연장된다. n+ 도전형의 소스 영역들(406)은 트렌치(400)의 측면에 배치된다. 일 실시예에서, 드리프트 영역(402)은 공지의 기술을 이용하여 기판(440) 상에 형성되는 n 형 에피택셜층의 일부이다. 차폐 유전체(416), 차폐 전극(414), IED(432), (유전체(422) 및 하이-k 유전체(424)를 포함하는) 게이트 유전체, 도전성 라이너(426), 게이트 전극(428) 및 유전체 라이너(430)는 모두 도 3a 내지 도 3i를 참조하여 개시된 것과 유사한 기술을 이용하여 형성된다.
도 4의 단면은 소스 영역들(406)고 트렌치(400)가 스트라이프형이며 서로 평행하게 연장된 개방형 셀 구성을 갖는 실시예에 해당한다. p+ 도전형의 고도핑 바디 영역들(436)이 공지의 공정들을 이용하여 소스 스트라이프들을 따라 주기적으로 또는 연속적으로 형성된다. 종래의 자기정렬 공정을 이용하여 삼각형 소스 및 고도핑 바디 콘택들이 형성될 수 있다. 일 실시예에서는, 공지의 기술을 이용하여 결과물 상으로 유전체층(예를 들면, BPSG)이 형성된다. 종래의 식각 및/또는 화학기계연마(CMP) 공정을 이용하여, 상기 유전체층이 리세스되고, 유전체 캡(438)이 형성된다. 다른 실시예들에서, 상기 유전체층은 공지의 기술을 이용하여 패터닝되어, 유전체 돔(미도시)이 형성될 수 있다. 일 실시예에서, 상기 유전체 돔은 고도핑 바디 콘택 개구들을 형성하기 위하여 사용될 수 있다. 소스 영역들(406) 및 고도핑 바디 영역들(436)과 전기적으로 접속되는 (예를 들면, 금속을 포함하는) 상부측 도전성 배선층(434)이 전체 구조물 상에 형성될 수 있다. 유사하게, 기판(440)의 배면과 전기적으로 접속되는, 예를 들면 금속을 포함하는 저부측 도전성 배선층(미도시)이 공지의 기술을 이용하여 형성될 수도 있다. 본 발명의 방법이 개방형 셀 구성에 한정되는 것은 아니다. 본 발명의 실시는 폐쇄형 셀 구성에도 실행될 수 있으며, 이는 본 개시에 비추어 당업자에게 자명할 것이다.
도 5a 내지 도 5h는 본 발명의 다른 실시예에 따른 로우-k IED를 포함하는 차폐형 게이트 트렌치 FET를 형성하기 위한 대체 공정을 개략적으로 도시하는 단면도이다. 도 3a 내지 도 3i에 도시된 공정들과 유사하게, 본 공정은 도 1c 또는 도 2c에 도시된 구조로부터 시작된다.
도 5a에서, 공지의 기술(예를 들면, 스핀-온 또는 CVD 공정)을 이용하여, 트렌치(500) 내부에서 차폐 전극(514) 및 차폐 유전체(516) 상으로 로우-k 유전체(518)가 형성된다. 도 5b에서, 하나 이상의 종래 식각 공정들을 이용하여 로우- k 유전체(518)를 리세스시켜, 전극간 유전체(IED; 532)가 형성된다. 트렌치 측벽들을 따르는 IED(532)의 상부는 바디 영역(504) 아래로 리세스될 수 있다.
도 5c 내지 도 5h에 도시된 나머지 공정 단계들은 각각 도 3d 내지 도 3i를 참조하여 전술한 공정 단계들과 유사하며, 그에 따라 간략하게만 설명하기로 한다. 도 5c에 도시된 바와 같이, 종래의 산화물 증착 또는 열산화 공정을 이용하여, 트렌치(500)의 상부 측벽들을 따라 유전체(522)가 형성될 수 있다. 도 5d에 도시된 바와 같이, 공지의 기술을 이용하여 유전체(522) 상으로 하이-k 유전체(524)가 형성될 수 있다. 유전체(522) 및 하이-k 유전체(524)는 게이트 유전체를 형성한다. 도 5e에 도시된 바와 같이, 종래의 금속 증착 공정을 이용하여 하이-k 유전체(524) 상으로 도전성 라이너(526)가 형성될 수 있다. 도 5f 및 도 5g에서, 종래의 증착 및 식각 공정들을 이용하여 게이트 전극(528)이 형성된다. 도 5h에 도시된 바와 같이, 종래의 증착 공정들을 이용하여 유전체 라이너(330)가 형성될 수 있다.
차폐형 게이트 트렌치 FET 구조의 나머지 부분들은 많은 공지의 기술들 중 어느 하나를 이용하여 형성될 수 있다. 도 6은 본 발명의 일 실시예에 따른, 더욱 완성된 차폐형 게이트 트렌치 FET 구조를 개략적으로 도시하는 단면도이다. 도 6에 도시된 구조는 도 4에 도시된 구조와 유사하다. 그러나, 도 6에서는, IED(632)가 절연성 재료(420)를 포함하지 않는다. 대신에, IED(632)는 로우-k 유전체만으로 구성된다.
본 발명의 실시예들에 따라 형성된 상기 IED 및 게이트 유전체는, 다른 이점들 및 특징들 중에서, 증가된 EOT(더 낮은 유전 상수를 갖는 IED는 산화물과 비교 시 더 높은 EOT를 가짐), 감소된 두께 민감도(IED는 차폐 전극과 게이트 전극 사이에서 요구되는 전압을 견디는 마진을 가짐), IED와 바디 영역들 사이의 개선된 정렬도(IED의 감소된 물리적 두께는 마진을 제공함), 많은 로우-k 유전체들의 저온 안정성에 대한 양립가능성(소스 및 바디 영역들이 로우-k 유전체 형성 이전에 형성될 수 있음) 그리고 개선된 게이트 유전체 품질(하이-k 유전체의 조성을 구배화하는 것에 의함)을 달성할 수 있다.
바람직하게는, 일부 실시예들에서, 전술한 기술과 유사한 기술들을 이용하여 차폐형 게이트 트렌치 FET의 차폐 유전체 내에 로우-k 유전체가 집적된다. 예를 들면, 도 4의 차폐 유전체(416)는 로우-k 유전체(418)와 유사한 방식으로 형성된 로우-k 유전체를 포함할 수 있다. 이러한 로우-k 차폐 유전체는 드리프트 영역(402)의 도핑 농도와 함께 주의 깊게 설계됨으로써, 차폐 유전체의 절연 내압 특성에 부정적인 영향을 미치지 않으면서, RDSon을 최소화하고 상기 드리프트 영역 내에 최적화된 전하 균형을 달성할 수 있도록 한다.
도 7은 본 발명의 다른 실시예에 따른 트렌치형 게이트 FET 구조를 개략적으로 도시하는 단면도이다. 도 7에 도시된 구조는 트렌치의 저부를 따란 연장되고, 트렌치 저부 유전체(trench bottom dielectric; TBD)의 EOT를 증가시킴으로써 게이트 전하를 감소시키는 로우-k 유전체를 포함한다. 증가된 EOT는 게이트-드레인간 캐패시턴스를 감소시킴으로써 게이트 전하를 감소시킨다. 또한, 로우-k TBD는 고전계 때문에 어밸런치 절연파괴가 일어나는 트렌치의 저부를 따라 인가된 전계를 감소시키는데 도움을 준다.
도 7에 도시된 구조는 전술한 공정들과 유사한 공정들을 이용하여 형성될 수 있다. 도 1a 내지 도 1c 또는 도 2a 내지 도 2c를 참조하여 개시된 방법과 유사한 방법으로, 바디 영역들(704), 소스 영역들(706) 및 트렌치(700)가 형성될 수 있다. 도 5a 내지 도 5c를 참조하여 개시된 방법(로우-k 유전체로 트렌치(700)를 매립하는 단계, 그리고, 이후, 종래의 리세스 식각을 수행하여 트렌치(700)의 저부를 따라 로우-k 유전체(718)를 형성하는 단계를 포함함)과 유사한 방법으로, 로우-k 유전체(718)가 형성될 수 있다. 도 3e 및 도 5d를 참조하여 개시된 바와 같이, 종래의 하이-k 증착 공정을 이용하여 트렌치 측벽들을 따라 로우-k 유전체(718) 상으로 하이-k 유전체(624)가 형성될 수 있다. 도 7에 도시된 실시예의 게이트 전극은 이전의 실시예에서 도시된 하이-k 유전체로부터 분리된 유전체를 포함하지 않은다. 그러나, 분리된 유전체는 도 3d 및 도 5c를 참조하여 개시된 바와 같이 형성될 수도 있다. 도 3f 내지 도 3i 및 도 5e 내지 도 5h에 개시된 바와 같이, 도전성 라이너(726), 게이트 전극(728), 유전체 라이너(730) 및 유전체 캡(738)이 각각 형성될 수 있다. 도 4를 참조하여 개시된 바와 같이, 도전성 배선층(734), 고도핑 바디 영역들(736) 및 삼각형 콘택들이 형성될 수 있다.
도면들에 도시된 실시예들이 n 채널 FETs를 도시하지만, 다양한 반도체 영역들의 극성을 역전시킴으로써 p 채널 FETs도 얻을 수 있음을 주목해야 한다. 또한, 반도체 영역들이 기판 상으로 연장된 에피택셜층을 포함하는 실시예들에서, 기판과 에피택셜층이 동일한 도전형을 가지면 MOSFET이 얻어지고, 기판이 에피택셜층의 도 전형과 반대인 도전형을 갖는다면 IGBT가 얻어진다.
위에서 많은 특정 실시예들이 도시되고 설명되었지만, 본 발명의 실시예들은 이에 한정되는 것은 아니다. 예를 들면, 전술한 다양한 실시예들은, 실리콘, 실리콘 탄화물, 갈륨 비소화물, 갈륨 질화물, 다이아몬드 또는 다른 반도체 재료들에서도 구현될 수 있다. 또한, 본 발명의 하나 이상의 실시예들이 갖는 특징들은 본 발명의 범위를 벗어나지 않고서도, 본 발명의 다른 실시예들이 갖는 하나 이상의 특징들과 조합될 수 있다.
그러므로, 본 발명의 범위는 전술한 개시사항을 참조하여서 결정되어서는 아니되며, 첨부된 청구항들과 균등물의 완전한 범위를 참조하여 결정되어야 한다.
도 1a 내지 도1c는 본 발명의 일 실시예에 따른 소오스 및 바디 영역들을 갖는 반도체 구조의 제조 공정에 관한 다양한 단계들을 개략적으로 도시하는 단면도이다.
도 2a 내지 도2c는 본 발명의 다른 실시예에 따른 소오스 및 바디 영역들을 갖는 반도체 구조의 제조 공정에 관한 다양한 단계들을 개략적으로 도시하는 단면도이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 차폐형 게이트 트렌치 FET 구조의 IED 및 게이트 절연체의 제조 방법에 관한 다양한 단계들을 개략적으로 도시하는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 차폐형 게이트 트렌치 FET 구조를 개략적으로 도시하는 단면도이다.
도 5a 내지 도5h는 본 발명의 다른 실시예에 따른 차폐형 게이트 트렌치 FET 구조의 IED 및 게이트 유전체의 제조 방법에 관한 다양한 단계들을 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 차폐형 게이트 트렌치 FET 구조를 개략적으로 도시하는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 트렌치 게이트 FET 구조를 개략적으로 도시하는 단면도이다.

Claims (42)

  1. 반도체 영역 내부로 연장된 트렌치들;
    각 트렌치의 저부에 배치되고, 차폐 유전체에 의해 상기 반도체 영역으로부터 절연된 차폐 전극;
    상기 차폐 전극 상에 배치된 게이트 전극; 및
    상기 차폐 전극과 상기 게이트 전극 사이로 연장되고, 로우-k 유전체를 포함하는 전극간 유전체(IED)를 포함하며, 상기 전극간 유전체는 상기 전극간 유전체의 중앙부 내에 도핑되지 않은 산화물을 포함하는 절연성 재료를 포함하며, 상기 로우-k 유전체는 상기 절연성 재료의 측부들 및 저부를 따라 연장되는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  2. 제 1 항에 있어서,
    상기 전극간 유전체는 상기 로우-k 유전체와 상기 게이트 전극 사이로 연장된 하이-k 유전체를 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  3. 제 1 항에 있어서,
    상기 게이트 전극은 금속을 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  4. 제 1 항에 있어서,
    상기 게이트 전극과 상기 반도체 영역 사이로 연장된 도전성 라이너를 더 포 함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  5. 제 1 항에 있어서,
    상기 반도체 영역은,
    기판 상으로 연장된 제 1 도전형의 드리프트 영역;
    상기 드리프트 영역 상으로 연장된 제 2 도전형의 바디 영역; 및
    상기 바디 영역 내의 각 트렌치에 인접한 상기 제 1 도전형의 소스 영역들을 포함하고,
    상기 기판은 상기 드리프트 영역보다 더 높은 도핑 농도를 가지며,
    상기 트렌치들은 상기 기판 내부로 연장되고, 상기 기판 내에서 종결되는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  6. 제 1 항에 있어서,
    상기 반도체 영역은,
    기판 상으로 연장된 제 1 도전형의 드리프트 영역;
    상기 드리프트 영역 상으로 연장된 제 2 도전형의 바디 영역; 및
    상기 바디 영역 내의 각 트렌치에 인접한 상기 제 1 도전형의 소스 영역들을 포함하고,
    상기 기판은 상기 드리프트 영역보다 더 높은 도핑 농도를 가지며,
    상기 트렌치들은 상기 드리프트 영역 내부로 연장되고, 상기 드리프트 영역 내에서 종결되는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  7. 제 6 항에 있어서,
    상기 전극간 유전체의 상부 표면들은 상기 바디 영역에 비하여 리세스된 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  8. 제 6 항에 있어서,
    상기 반도체 영역 상으로 연장되고, 상기 소스 영역들 접촉하며, 유전체 캡에 의하여 상기 게이트 전극으로부터 분리된 배선층; 및
    상기 유전체 캡과 상기 게이트 전극 사이로 연장되며, 질화물을 포함하는 유전체 라이너를 더 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  9. 제 1 항에 있어서,
    상부 트렌치 측벽들을 덧대고, 하이-k 유전체를 포함하는 게이트 유전체를 더 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  10. 제 9 항에 있어서,
    상기 하이-k 유전체는 산화물을 포함하고, 상기 산화물의 농도는 상기 하이-k 유전체의 두께를 따라 구배화되며, 상기 산화물의 상기 농도는 상기 반도체 영역에 가장 가까운 상기 하이-k 유전체의 일부에서 최대가 되는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  11. 제 9 항에 있어서,
    상기 하이-k 유전체는 상기 게이트 전극의 저부를 따라 연장된 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  12. 제 9 항에 있어서,
    상기 전극간 유전체의 물리적 두께는 상기 게이트 전극의 물리적 두께보다 작은 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  13. 제 9 항에 있어서,
    상기 게이트 유전체는 열산화물을 더 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  14. 반도체 영역 내부로 연장된 트렌치들;
    각 트렌치의 저부 내에 배치되는 차폐 전극;
    상기 차폐 전극 상으로 배치되는 게이트 전극;
    상기 차폐 전극과 상기 게이트 전극 사이로 연장되고, 로우-k 유전체 및 산화물 영역을 포함하는 전극간 유전체(IED); 및
    상기 게이트 전극과 상기 반도체 영역 사이에 연장되고, 하이-k 유전체를 포함하는 게이트 유전체를 포함하며,
    상기 로우-k 유전체는 상기 산화물 영역의 각 측부 및 저부를 따라 연장된 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  15. 제 14 항에 있어서,
    상기 하이-k 유전체는 산화물을 포함하고, 상기 산화물의 농도는 상기 하이-k 유전체의 두께를 따라 구배화되며, 상기 산화물의 상기 농도는 상기 반도체 영역에 가장 가까운 상기 하이-k 유전체의 일부에서 최대가 되는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  16. 제 14 항에 있어서,
    상기 하이-k 유전체는 상기 게이트 전극의 저부를 따라 연장된 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  17. 제 14 항에 있어서,
    상부 트렌치 측벽들을 덧대는 게이트 절연체; 및
    상기 게이트 전극과 상기 게이트 유전체 사이로 연장된 도전성 라이너를 더 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  18. 제 14 항에 있어서,
    상기 게이트 전극은 금속을 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  19. 반도체 영역 내에 트렌치를 형성하는 단계;
    상기 트렌치의 저부 표면 상에 차폐 전극을 형성하는 단계;
    상기 차폐 전극의 노출된 표면 상에 로우-k 유전체를 포함하는 전극간 유전체(IED)를 형성하는 단계;
    상기 트렌치의 측벽 및 상기 전극간 유전체의 노출된 표면 중의 적어도 하나를 덧대는 게이트 유전체를 형성하는 단계;
    상기 게이트 유전체의 노출된 표면 상에 도전성 라이너 층을 형성하는 단계; 및
    상기 도전성 라이너 층의 노출된 표면 상에 게이트 전극을 형성하는 단계를 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
  20. 제 19 항에 있어서,
    하이-k 유전체를 형성하는 단계를 더 포함하며, 상기 하이-k 유전체의 적어도 일부는 상기 로우-k 유전체와 상기 도전성 라이너 층 사이에 배치되는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
  21. 제 19 항에 있어서,
    상기 게이트 전극은 금속을 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
  22. 제 19 항에 있어서,
    상기 전극간 유전체를 형성하는 단계는, 상기 로우-k 유전체가 절연성 재료의 측부 표면 및 저부 표면을 따라 연장되도록, 상기 절연성 재료를 형성하는 단계를 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
  23. 제 22 항에 있어서,
    상기 절연성 재료는 도핑되지 않은 산화물을 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
  24. 제 19 항에 있어서,
    상기 반도체 영역은 기판 위에 배치된 제1 도전형의 에피택셜 층을 포함하며, 상기 방법은,
    상기 전극간 유전체를 형성하는 단계 이전에, 상기 에피택셜 층 내로 연장된 제 2 도전형의 바디 영역을 형성하는 단계;
    상기 전극간 유전체를 형성하는 단계 이전에, 상기 바디 영역 내의 상기 트렌치에 인접하는 상기 제 1 도전형의 소스 영역들을 형성하는 단계; 및
    상기 반도체 영역 상으로 연장되고 상기 소스 영역들과 접촉하며, 유전체 캡에 의해 상기 게이트 전극으로부터 분리된 도전층을 형성하는 단계를 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
  25. 제 24 항에 있어서,
    유전체 라이너를 형성하는 단계를 더 포함하며, 상기 유전체 라이너의 적어도 일부는 상기 게이트 전극과 상기 유전체 캡 사이에 배치되며, 상기 유전체 라이너는 질화물을 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
  26. 제 19 항에 있어서,
    상기 게이트 유전체는 산화물의 농도를 갖는 하이-k 유전체를 포함하며, 상기 산화물의 농도는 상기 하이-k 유전체의 두께에 따라 구배화되는(graded) 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
  27. 제 26 항에 있어서,
    상기 하이-k 유전체의 적어도 일부는 상기 전극간 유전체와 상기 게이트 전극 사이에 배치되는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
  28. 제 26 항에 있어서,
    상기 게이트 유전체는 열산화물을 더 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
  29. 반도체 영역 내부로 연장된 트렌치들;
    차폐 유전체에 의해 상기 반도체 영역으로부터 절연되며, 각 트렌치의 저부 부분 내의 차폐 전극;
    상기 차폐 전극 위의 게이트 전극;
    상기 게이트 전극과 상기 반도체 영역 사이에서 연장되는 도전성 라이너; 및
    상기 차폐 전극과 상기 게이트 전극 사이에서 연장되며, 로우-k 유전체를 포함하는 전극간 유전체(IED)를 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  30. 제 29 항에 있어서,
    상기 전극간 유전체는 하이-k 유전체를 포함하며, 상기 하이-k 유전체는 상기 로우-k 유전체와 상기 게이트 전극 사이에서 연장되는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  31. 제 29 항에 있어서,
    상기 게이트 전극을 금속을 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  32. 제 29 항에 있어서, 상기 반도체 영역은,
    기판 위로 연장되는 제1 도전형의 드리프트 영역으로서, 상기 기판은 상기 드리프트 영역보다 높은 도핑 농도를 가지는, 상기 드리프트 영역;
    상기 드리프트 영역 위로 연장되는 제2 도전형의 바디 영역; 및
    상기 바디 영역 내의 각 트렌치에 인접하는 제1 도전형의 소오스 영역들;을 더 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  33. 제 29 항에 있어서,
    상부 트렌치 측벽들을 덧대며, 상기 도전성 라이너와 상기 반도체 영역 사이에서 연장되는 게이트 유전체를 포함하며, 상기 게이트 유전체는 하이-k 유전체를 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET).
  34. 반도체 영역 내에 트렌치를 형성하는 단계;
    상기 트렌치의 저부 표면 상에 차폐 전극을 형성하는 단계;
    상기 차폐 전극의 노출된 표면 상에 로우-k 유전체를 포함하는 전극간 유전체(IED)를 형성하는 단계;
    상기 트렌치의 측벽 및 상기 전극간 유전체의 노출된 표면 중의 적어도 하나를 덧대는 게이트 유전체를 형성하는 단계로서, 상기 게이트 유전체는 산화물의 농도를 갖는 하이-k 유전체를 포함하며, 상기 산화물의 농도는 상기 하이-k 유전체의두께를 따라 구배화되며 상기 반도체 영역에 최근접한 상기 하이-k 유전체 부분에서 최고인, 상기 게이트 유전체를 형성하는 단계; 및
    상기 게이트 유전체 위로 배치된 게이트 전극을 형성하는 단계;를 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
  35. 제 34 항에 있어서,
    상기 전극간 유전체는 로우-k 유전체를 포함하며, 상기 전극간 유전체를 형성하는 단계는 상기 로우-k 유전체가 절연성 재료의 측부 표면과 저부 표면을 따라 연장되도록 상기 절연성 재료를 형성하는 단계를 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
  36. 제 34 항에 있어서,
    상기 게이트 유전체는 상기 하이-k 유전체와 상기 트렌치의 측벽 사이에 배치된 열 산화물을 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
  37. 제 34 항에 있어서,
    상기 게이트 유전체와 상기 게이트 전극 사이에 배치된 도전성 라이너를 형성하는 단계를 더 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
  38. 제 34 항에 있어서,
    상기 반도체 영역은 기판 위로 배치된 제1 도전형의 에피택셜 층을 포함하며, 상기 방법은,
    상기 전극간 유전체를 형성하기 전에, 상기 에피택셜 층으로 연장되는 제2 도전형의 바디 영역을 형성하는 단계; 및
    상기 전극간 유전체를 형성하기 전에, 상기 바디 영역 내에서 상기 트렌치에 근접하는 제1 도전형의 소오스 영역들을 형성하는 단계;를 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
  39. 제 34 항에 있어서,
    상기 반도체 영역 위로 연장되는 도전체 층을 형성하는 단계로서, 상기 도전체 층은 상기 트렌치 전계효과 트랜지스터의 소오스 영역과 접촉하며, 유전체 캡에 의해 상기 게이트 전극으로부터 분리되는, 상기 도전체 층을 형성하는 단계; 및
    유전체 라이너를 형성하는 단계로서, 상기 유전체 라이너의 적어도 일부는 상기 게이트 전극과 상기 유전체 캡 사이에 배치되며, 상기 유전체 라이너는 질화물을 포함하는, 상기 유전체 라이너를 형성하는 단계;를 더 포함하는 차폐형 게이트 트렌치 전계효과 트랜지스터(FET)의 제조 방법.
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