JP2013122953A - 半導体装置 - Google Patents
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Abstract
【課題】 高耐圧であり、かつ、オン特性に優れた縦型のＭＯＳＦＥＴを提供する。
【解決手段】ＭＯＳＦＥＴは、第１導電型のドレイン層と、ドレイン層の表面に形成された第１導電型のドリフト層と、ドリフト層の表面に形成された第２導電型のボディ層と、ボディ層の表面の一部に形成されたソース層とを備えた半導体基板と、半導体基板の表面からソース層およびボディ層を貫通してドリフト層に達するトレンチゲートとを有している。トレンチゲートは、ゲート電極と、半導体基板に形成されたトレンチの底部に設けられた第１絶縁膜と、少なくともトレンチの側面に設けられ、ボディ層に接している第２絶縁膜と、ゲート電極と第２絶縁膜との間に設けられ、第２絶縁膜よりも比誘電率の高い材料によって形成された第３絶縁膜とを備えている。
【選択図】 図１
【解決手段】ＭＯＳＦＥＴは、第１導電型のドレイン層と、ドレイン層の表面に形成された第１導電型のドリフト層と、ドリフト層の表面に形成された第２導電型のボディ層と、ボディ層の表面の一部に形成されたソース層とを備えた半導体基板と、半導体基板の表面からソース層およびボディ層を貫通してドリフト層に達するトレンチゲートとを有している。トレンチゲートは、ゲート電極と、半導体基板に形成されたトレンチの底部に設けられた第１絶縁膜と、少なくともトレンチの側面に設けられ、ボディ層に接している第２絶縁膜と、ゲート電極と第２絶縁膜との間に設けられ、第２絶縁膜よりも比誘電率の高い材料によって形成された第３絶縁膜とを備えている。
【選択図】 図１
Description
本発明は、トレンチゲートを有する縦型のＭＯＳＦＥＴを備えた半導体装置に関する。
トレンチゲート型の半導体装置を高耐圧化するために、特許文献１では、トレンチの底部に厚い絶縁膜を形成している。この厚い絶縁膜によってリーク電流が抑制され、半導体装置が高耐圧化される。
特許文献１では、ゲート電極の下端の角部と半導体基板との間は、トレンチ側面と同様の比較的薄い絶縁膜によって隔てられている。ゲート電極の下端の角部における絶縁破壊を防ぐ手段としては、この部分の絶縁膜を厚くすることが挙げられる。しかしながら、ゲート電極の下端の角部の絶縁膜を厚くしようとすると、トレンチの側面の絶縁膜も厚くなり、ゲート電極のオン時におけるチャネル形成が妨げられて、半導体装置のオン抵抗が高くなる。
本願が開示する縦型のＭＯＳＦＥＴは、第１導電型のドレイン層と、ドレイン層の表面に形成された第１導電型のドリフト層と、ドリフト層の表面に形成された第２導電型のボディ層と、ボディ層の表面の一部に形成されたソース層とを備えた半導体基板と、半導体基板の表面からソース層およびボディ層を貫通してドリフト層に達するトレンチゲートとを有している。トレンチゲートは、ゲート電極と、半導体基板に形成されたトレンチの底部に設けられた第１絶縁膜と、少なくともトレンチの側面に設けられ、ボディ層に接している第２絶縁膜と、ゲート電極と第２絶縁膜との間に設けられ、第２絶縁膜よりも比誘電率の高い材料によって形成された第３絶縁膜とを備えている。
上記のＭＯＳＦＥＴでは、ゲート電極の下端の角部と半導体基板との間に、第２絶縁膜と第３絶縁膜が設けられている。第３絶縁膜は、第２絶縁膜よりも比誘電率の高い材料によって形成されているため、高い耐圧を確保するために膜厚を厚くした場合であっても、オン抵抗が高くなることを抑制できる。また、比誘電率の高い第３絶縁膜が半導体基板に接していると、第３絶縁膜と半導体基板との界面においてその界面準位に多くのキャリアが捕捉されてチャネル形成の速度が遅くなる場合がある。上記のＭＯＳＦＥＴでは、比較的誘電率の低い第２絶縁膜がボディ層と接しているので、チャネル形成の速度が遅くなることも防ぐことができる。上記の構成によれば、高耐圧であり、かつ、オン特性に優れたＭＯＳＦＥＴを提供することができる。
上記のＭＯＳＦＥＴでは、第２絶縁膜の材料はシリコン酸化物であり、第３絶縁膜の材料はシリコン酸化物よりも比誘電率の高い膜であってもよい。
上記のＭＯＳＦＥＴは、第２絶縁膜の比誘電率および膜厚がそれぞれｋ２およびＸｎｍであり、第３絶縁膜の比誘電率および膜厚がそれぞれｋ３およびＹｎｍである場合に、下記式（１）および（２）を満たしていることが好ましい。
Ｘ＋Ｙ＞５０／√２ …… （１）
（ｋ３／ｋ２）（Ｘ−１００）＋Ｙ＜０ …… （２）
Ｘ＋Ｙ＞５０／√２ …… （１）
（ｋ３／ｋ２）（Ｘ−１００）＋Ｙ＜０ …… （２）
さらに、下記式（３）および（４）の少なくともいずれか一方を満たしていてもよい。
Ｘ＋Ｙ＞１００／√２ …… （３）
（ｋ３／ｋ２）（Ｘ−５０）＋Ｙ＜０ …… （４）
Ｘ＋Ｙ＞１００／√２ …… （３）
（ｋ３／ｋ２）（Ｘ−５０）＋Ｙ＜０ …… （４）
本願が開示するＭＯＳＦＥＴでは、第１絶縁膜は、半導体基板に形成されたトレンチの底部に設けられている。第１絶縁膜の膜厚は、第２絶縁膜の膜厚および第３絶縁膜の膜厚よりも厚いことが好ましい。ここで、第１絶縁膜の膜厚とは、半導体基板の深さ方向の厚みを意味する。第２絶縁膜は、トレンチの側面のみに設けられていてもよいし、トレンチの側面および第１絶縁膜の表面に設けられていてもよい。ここで、トレンチ側面とは、トレンチ内壁のうち、第１絶縁膜によって覆われていない部分である。第２絶縁膜は、ボディ層および第３絶縁膜に接している。さらに、第２絶縁膜は、例えば、第１絶縁膜、ドリフト層、ソース層等と接していてもよい。第２絶縁膜の下端は、第１絶縁膜の表面に接するまで伸びていることが好ましい。第３絶縁膜は、ゲート電極と第２絶縁膜との間に設けられている。第３絶縁膜は、ゲート電極および第２絶縁膜に接している。
第３絶縁膜は、第２絶縁膜よりも比誘電率の高い材料によって形成されている。第２絶縁膜の材料は、特に限定されないが、シリコン酸化物（ＳｉＯ２）であることが好ましい。この場合、第３絶縁膜の材料は、シリコン酸化物よりも比誘電率の高い膜であり、特に限定されないが、Ｓｉ３Ｎ４等のシリコン窒化物（ＳｉＮｘ）、または酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、酸化ランタン（Ｌａ２Ｏ３）等のシリコン酸化物よりも比誘電率の高い金属酸化物を例示することができる。表１に、ここに挙げた材料の比誘電率を示す。
本願が開示するＭＯＳＦＥＴは、下記式（１１）および（１２）を満たしていることが好ましい。ここで、ｋ２：第２絶縁膜の比誘電率、Ｘ：第２絶縁膜の膜厚、ｋ３：第３絶縁膜の比誘電率、Ｙ：第３絶縁膜の膜厚である。
Ｘ＋Ｙ＞Ｔｏｘ／√２ …… （１１）
（ｋ３／ｋ２）（Ｘ−Ｔ）＋Ｙ＜０ …… （１２）
Ｘ＋Ｙ＞Ｔｏｘ／√２ …… （１１）
（ｋ３／ｋ２）（Ｘ−Ｔ）＋Ｙ＜０ …… （１２）
式（１１）のＴｏｘは、絶縁膜経時破壊（ＴＤＤＢ：Time Dependant Dielectric Breakdown）の信頼性確保に必要な絶縁膜の膜厚の最小値を示している。式（１１）を満たす範囲でＸおよびＹの値を設計することによって、絶縁膜経時破壊特性に優れたＭＯＳＦＥＴを得ることができる。例えば、ゲート電圧が１５Ｖであり、ソース−ドレイン間の電圧が１２００Ｖのときに、Ｔｏｘは、５０ｎｍ以上であることが好ましく、１００ｎｍ以上であることがより好ましい。半導体基板の材料がシリコン（Ｓｉ）である場合には、Ｔｏｘを１００ｎｍ程度にすることができる。半導体基板の材料が炭化ケイ素（ＳｉＣ）である場合には、トレンチゲートと基板との界面準位密度が１０１１〜１０１２個／ｃｍ２とすることによって、Ｔｏｘを１００ｎｍ程度にすることができる。なお、上記式（１１）においてＴｏｘ＝５０ｎｍとしたものが式（１）であり、Ｔｏｘ＝１００ｎｍとしたものが式（３）である。
式（１２）のＴは、第２絶縁膜のみが形成されている場合においてＭＯＳＦＥＴのオン時にチャネル形成が良好に行われる絶縁膜の膜厚の最大値を示している。式（１２）を満たす範囲でＸおよびＹの値を設計することによって、オン特性に優れたＭＯＳＦＥＴを得ることができる。Ｔの値は、半導体基板の材料に応じて設定される。例えば、ゲート電圧が１５Ｖであり、ソース−ドレイン間の電圧が１２００Ｖのときに、半導体基板の材料がシリコンである場合には、Ｔ＝１００ｎｍであることが好ましく、半導体基板の材料が炭化ケイ素である場合に、Ｔ＝５０ｎｍであることが好ましい。これによって、トレンチゲートの絶縁膜とその近傍における最大電界を凡そ３ＭＶ／ｃｍに抑えることができる。なお、上記式（１２）においてＴ＝１００ｎｍとしたものが式（２）であり、Ｔ＝５０ｎｍとしたものが式（４）である。
式（１２）をＸＹ座表面に示すと、Ｘ＝Ｔを通り、傾きが（ｋ３／ｋ２）である直線になる。（ｋ３／ｋ２）が大きいほど、式（１２）を満たすＹの値の範囲を広くすることができる。すなわち、（ｋ３／ｋ２）が大きいほど、優れたオン特性が保証された範囲で、膜厚Ｙを大きくすることができ、より高耐圧のＭＯＳＦＥＴを得ることができる。特に限定されないが、（ｋ３／ｋ２）は１．８以上であることが好ましい。
さらに、本願が開示するＭＯＳＦＥＴでは、下記式（５）を満たしていることが好ましい。下記式（５）は、プレーナゲート型のＭＯＳＦＥＴの場合には絶縁膜経時破壊特性に優れたＭＯＳＦＥＴを得ることが困難なＸおよびＹの範囲を示す式である。本願が開示するＭＯＳＦＥＴは、トレンチゲート型であるため、下記式（５）を満たす条件下でも、耐圧を確保することができる。このため、本願が開示するＭＯＳＦＥＴでは、プレーナゲート型のＭＯＳＦＥＴよりもゲート絶縁膜を薄く設計することができる。膜厚Ｘおよび膜厚Ｙが式（５）に含まれるようにすれば、プレーナゲート型のＭＯＳＦＥＴよりもオン特性に優れたＭＯＳＦＥＴを得ることができる。
Ｘ＋Ｙ＜Ｔｏｘ …… （５）
Ｘ＋Ｙ＜Ｔｏｘ …… （５）
本願はまた、ＭＯＳＦＥＴを設計する方法を開示する。上記（１１）および（１２）の式を用いて第２絶縁膜および第３絶縁膜の材料、膜厚を適宜選定することによって、高耐圧かつ低オン抵抗のＭＯＳＦＥＴを設計することができる。さらに、上記（５）の式を用いてもよい。なお、第２絶縁膜および第３絶縁膜の膜厚に厚さの幅がある場合には、少なくともゲート電極の下端の角部周辺におけるトレンチ側面における膜厚が上記式（１１）等の条件を満たしていればよい。
本願に係るＭＯＳＦＥＴは、従来の半導体装置の製造方法を利用して容易に製造することができる。特に限定されないが、第１絶縁膜は、ＣＶＤ法等によってトレンチ内に絶縁膜を充填したあと、エッチングで余分な絶縁膜を除去する方法によって製造されることが好ましい。特に限定されないが、第２絶縁膜および第３絶縁膜は、ＣＶＤ法、熱酸化法等によって、トレンチおよび絶縁膜の表面に薄い絶縁膜を形成する方法によって製造されることが好ましい。
図１に示すように、実施例１に係るＭＯＳＦＥＴ１０は、半導体基板１００と、トレンチゲート１１０とを備えている。半導体基板１００の材料は、炭化ケイ素である。半導体基板１００は、ｎ＋型のドレイン層１０１と、ドレイン層１０１の表面に形成されたｎ型のドリフト層１０２と、ドリフト層１０２の表面に形成されたｐ型のボディ層１０３と、ボディ層の表面の一部に形成されたｎ＋型のソース層１０４を備えている。ドレイン層１０１は、半導体基板１００の裏面に露出しており、裏面電極（図示しない）に接している。ボディ層１０３の一部およびソース層１０４は、半導体基板１００の表面に露出しており、表面電極（図示しない）に接している。トレンチゲート１１０は、半導体基板１００の表面からボディ層１０３およびソース層１０４を貫通し、ドリフト層１０２に達している。トレンチゲート１１０は、トレンチの底部に設けられた第１絶縁膜１１１と、トレンチの側面および第１絶縁膜１１１の表面に設けられた第２絶縁膜１１２と、第２絶縁膜１１２の表面に設けられた第３絶縁膜１１３と、第３絶縁膜１１３の表面に接してトレンチ内に充填されたゲート電極１１４とを備えている。第２絶縁膜１１２は、第１絶縁膜１１１およびボディ層１０３の表面に接している。第３絶縁膜１１３は、ゲート電極１１４と第２絶縁膜１１２との間に互いに接する状態で設けられている。ゲート電極１１４は、第３絶縁膜１１３によって第２絶縁膜１１２と隔離されており、第２絶縁膜１１２に接していない。ゲート電極１１４の底面は、ドリフト層１０２とボディ層１０３との境界よりもドリフト層１０２側となる位置まで伸びている。ゲート電極１１４の下端の角部１１９は、第２絶縁膜１１２および第３絶縁膜１１３によって半導体基板１００と隔離されている。第２絶縁膜１１２の材料は、ＳｉＯ２であり、第３絶縁膜１１３の材料は、Ｓｉ３Ｎ４である。
図２に、第２絶縁膜１１２の膜厚Ｘ（Ｘ＞０）と、第３絶縁膜１１３の膜厚Ｙ（Ｙ＞０）との関係を示す。参照番号２２に示す直線は、上記式（３）を満たす膜厚Ｘおよび膜厚Ｙを示しており、参照番号２１に示す直線は、上記式（４）を満たす膜厚Ｘおよび膜厚Ｙを示している。参照番号２３に示す直線（破線）は、上記式（５）を満たす膜厚Ｘおよび膜厚Ｙを示している。ここで、第２絶縁膜の比誘電率はｋ２＝３．９であり、第３絶縁膜の比誘電率はｋ３＝７である。
図２において、範囲３１は、上記式（３）〜（５）の条件を満たす膜厚Ｘおよび膜厚Ｙの範囲を示している。範囲３２は、上記式（３）および（４）の条件を満たし、かつ、上記式（５）の条件を満たさない膜厚Ｘおよび膜厚Ｙの範囲を示している。なお、範囲３１は、参照番号２１の直線および参照番号２３の直線に示される膜厚Ｘおよび膜厚Ｙをその範囲に含まない。また、範囲３２は、参照番号２２の直線に示される膜厚Ｘおよび膜厚Ｙをその範囲に含まず、参照番号２３の直線に示される膜厚Ｘおよび膜厚Ｙをその範囲に含む。ＭＯＳＦＥＴ１０では、膜厚Ｘおよび膜厚Ｙは、範囲３２に含まれるように設計されている。
本実施例に係るＭＯＳＦＥＴ１０では、ゲート電極１１４の下端の角部１１９と半導体基板１００との間に、第２絶縁膜１１２と第３絶縁膜１１３が設けられている。第３絶縁膜１１３は、第２絶縁膜１１２よりも比誘電率の高い材料によって形成されているため、高い耐圧を確保するために膜厚Ｙを厚くしても、優れたオン特性を維持することができる。また、比誘電率の高い第３絶縁膜１１３が半導体基板１００に接していると、第３絶縁膜１１３と半導体基板１００との界面においてその界面準位に多くのキャリアが捕捉されてチャネル形成の速度が遅くなる場合がある。ＭＯＳＦＥＴ１００では、比較的誘電率の低い第２絶縁膜１１２がボディ層１０３と接しているので、チャネル形成の速度が遅くなることも防ぐことができる。第２絶縁膜１１２の膜厚Ｘおよび第３絶縁膜１１３の膜厚Ｙは、上記式（３）〜（５）を満たす範囲３２内に含まれるように設計されている。このため、ＭＯＳＦＥＴ１０は、絶縁膜経時破壊に関する信頼性に優れ、かつ、オン特性に優れている。上記のとおり、本実施例に係るＭＯＳＦＥＴ１０は、高耐圧であり、かつ、オン特性に優れている。
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０ ＭＯＳＦＥＴ
１００ 半導体基板
１０１ ドレイン層
１０２ ドリフト層
１０３ ボディ層
１０３ ドリフト層
１０３ ボディ層
１０４ ソース層
１１０ トレンチゲート
１１１ 第１絶縁膜
１１２ 第２絶縁膜
１１３ 第３絶縁膜
１１４ ゲート電極
１１９ 角部
１００ 半導体基板
１０１ ドレイン層
１０２ ドリフト層
１０３ ボディ層
１０３ ドリフト層
１０３ ボディ層
１０４ ソース層
１１０ トレンチゲート
１１１ 第１絶縁膜
１１２ 第２絶縁膜
１１３ 第３絶縁膜
１１４ ゲート電極
１１９ 角部
Claims (5)
- 第１導電型のドレイン層と、ドレイン層の表面に形成された第１導電型のドリフト層と、ドリフト層の表面に形成された第２導電型のボディ層と、ボディ層の表面の一部に形成されたソース層とを備えた半導体基板と、半導体基板の表面からソース層およびボディ層を貫通してドリフト層に達するトレンチゲートとを有する縦型のＭＯＳＦＥＴであって、
トレンチゲートは、
ゲート電極と、
半導体基板に形成されたトレンチの底部に設けられた第１絶縁膜と、
少なくともトレンチの側面に設けられ、ボディ層に接している第２絶縁膜と、
ゲート電極と第２絶縁膜との間に設けられ、第２絶縁膜よりも比誘電率の高い材料によって形成された第３絶縁膜とを備えている、ＭＯＳＦＥＴ。 - 第２絶縁膜の材料はシリコン酸化物であり、第３絶縁膜の材料はシリコン酸化物よりも比誘電率の高い膜である、請求項１に記載のＭＯＳＦＥＴ。
- 第２絶縁膜の比誘電率および膜厚がそれぞれｋ２およびＸｎｍであり、第３絶縁膜の比誘電率および膜厚がそれぞれｋ３およびＹｎｍである場合に、下記式（１）および（２）を満たしている、請求項１に記載のＭＯＳＦＥＴ。
Ｘ＋Ｙ＞５０／√２ …… （１）
（ｋ３／ｋ２）（Ｘ−１００）＋Ｙ＜０ …… （２） - さらに、下記式（３）を満たしている、請求項３に記載のＭＯＳＦＥＴ。
Ｘ＋Ｙ＞１００／√２ …… （３） - さらに、下記式（４）を満たしている、請求項３または４に記載のＭＯＳＦＥＴ。
（ｋ３／ｋ２）（Ｘ−５０）＋Ｙ＜０ …… （４）
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