CN105977298B - 屏蔽栅功率器件及其制造方法 - Google Patents

屏蔽栅功率器件及其制造方法 Download PDF

Info

Publication number
CN105977298B
CN105977298B CN201610357387.5A CN201610357387A CN105977298B CN 105977298 B CN105977298 B CN 105977298B CN 201610357387 A CN201610357387 A CN 201610357387A CN 105977298 B CN105977298 B CN 105977298B
Authority
CN
China
Prior art keywords
electrode
groove
deielectric
coating
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610357387.5A
Other languages
English (en)
Other versions
CN105977298A (zh
Inventor
肖胜安
李东升
曾大杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Shangyangtong Technology Co ltd
Original Assignee
Sanrise Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanrise Technology Co ltd filed Critical Sanrise Technology Co ltd
Priority to CN201610357387.5A priority Critical patent/CN105977298B/zh
Publication of CN105977298A publication Critical patent/CN105977298A/zh
Application granted granted Critical
Publication of CN105977298B publication Critical patent/CN105977298B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种屏蔽栅功率器件，包括：形成于沟槽中的屏蔽电极和沟槽栅电极，屏蔽电极分成底部和顶部屏蔽电极，底部屏蔽电极和沟槽间的屏蔽介质膜的厚度在从沟槽顶部到底部渐增；剖面上，底部屏蔽电极呈倒三角形结构或倒梯形结构；顶部屏蔽电极纵向叠加在底部屏蔽电极顶部，顶部屏蔽电极宽度小于底部屏蔽电极顶边宽度，沟槽栅电极形成于顶部屏蔽电极的侧面外的沟槽中。在器件反向偏置时，屏蔽电极对漂移区进行横向耗尽，从沟槽的顶部到底部方向上，屏蔽介质膜的厚度呈逐渐增加的结构使漂移区的电场强度分布的均匀性增加。本发明还公开了一种屏蔽栅功率器件的制造方法。本发明能提高器件的击穿电压，降低器件的比导通电阻，改善器件的性能。

Description

屏蔽栅功率器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种屏蔽栅功率器件；本发明还涉及一种屏蔽栅功率器件的制造方法。
背景技术
如图1所示，是现有屏蔽栅功率器件的结构示意图；现有屏蔽栅功率器件的导通区由多个原胞周期性排列组成，各所述原胞包括：
形成于半导体衬底如硅衬底101表面的N型外延层102，在N型外延层102形成有沟槽511，屏蔽电极411由填充于所述沟槽511底部的多晶硅组成，沟槽栅电极421由填充于沟槽511的顶部的多晶硅组成；屏蔽电极411和沟槽511的底部表面和侧面之间隔离有屏蔽介质膜311；屏蔽电极411和沟槽栅电极421之间隔离有栅极间隔离介质膜321；沟槽栅电极421和沟槽511侧面之间隔离有栅介质膜331；其中，屏蔽介质膜311、栅极间隔离介质膜321和栅介质膜331都能为氧化膜。
P阱201形成于N型外延层102顶部并作为沟道区。由N+区组成的源区203形成于沟道区201的表面；层间膜106覆盖形成有沟槽栅电极421和源区203的N型外延层102表面。接触孔71穿过层间膜106和源区203接触，在接触孔71底部形成有由P+区组成的沟道引出区202；接触孔71和正面金属层图形化后形成的源极81连接。
在导通区的外侧形成有栅电极连接区和屏蔽电极连接区，屏蔽电极连接区用于将屏蔽电极411的电极引出，栅电极连接区用于实现将沟槽栅电极421的电极即栅极引出。
屏蔽电极连接区中形成有沟槽512，一般沟槽512和沟槽511同时形成且相互连通；在沟槽511中填充有多晶硅412，通常多晶硅412和屏蔽电极411同时形成，但是对多晶硅412不进行回刻，从而使多晶硅412填充于沟槽512的整个深度范围内；多晶硅412和沟槽512的底部表面和侧面之间隔离有介质膜312，通常介质膜312和屏蔽介质膜311同时形成。多晶硅412和屏蔽电极411接触连接。在多晶硅412的顶部形成有接触孔72，接触孔72也连接到源极81所对应的正面金属层，即源极81也同时作为屏蔽栅金属电极。由于沟槽512的顶部要形成接触孔72，故沟槽512的宽度一般设置的比沟槽511的大。
栅电极连接区中形成有沟槽513，一般沟槽513和沟槽511同时形成且相互连通；通常在沟槽513中的填充结构也设置的和沟槽511中的一样，其中填充于沟槽513底部的多晶硅413和屏蔽电极411同时形成；填充于沟槽513顶部的多晶硅423和沟槽栅电极421同时形成；多晶硅413和沟槽513的底部的内部表面隔离的介质膜313和屏蔽介质膜311同时形成；多晶硅413和423之间的介质膜323和栅极间隔离介质膜321同时形成；多晶硅423和沟槽513顶部的侧面之间的介质膜333和栅介质膜331同时形成。在多晶硅423的顶部形成有接触孔73，接触孔73连接到正面金属层图形化后形成的栅极83。
现有屏蔽栅功率器件的漏极形成于半导体衬底101的底部，由P阱201底部的N型外延层102组成漂移区，屏蔽电极411与屏蔽电极411之间的漂移区102形成交替排列的结构，现有屏蔽栅功率器件在反向偏置状态下，屏蔽电极411和相邻的漂移区102会形成横向电场从而使得屏蔽电极411会对漂移区102进行横向耗尽，使得能被屏蔽电极411横向耗尽的区域的载流子浓度能够处于很高的浓度还能得到高的器件反向击穿电压，从而同时降低了器件的导通电阻和高的击穿电压，由于屏蔽电极411将栅极即沟槽栅电极421和漏区的漂移区隔断，使得器件的栅极-漏极之间的电容Cgd大幅减小，从而使得器件的开关损耗减低，并能适用更高频率的应用。
发明内容
本发明所要解决的技术问题是提供一种屏蔽栅功率器件，能提高器件的击穿电压并同时降低器件的比导通电阻。为此，本发明还提供一种屏蔽栅功率器件的制造方法。
为解决上述技术问题，本发明提供的屏蔽栅功率器件的导通区由多个原胞周期性排列组成，各所述原胞的栅极结构包括：
沟槽，形成于第一导电类型外延层中，所述第一导电类型外延层形成于第一导电类型半导体衬底表面。
屏蔽电极，由形成于所述沟槽中的电极材料层组成且分成底部屏蔽电极和顶部屏蔽电极。
所述底部屏蔽电极和所述沟槽的底部表面和侧面之间隔离有屏蔽介质膜，从所述沟槽的顶部到底部方向上，位于所述沟槽侧面的所述屏蔽介质膜的厚度呈逐渐增加；在沿所述沟槽的宽度方向的剖面上，所述底部屏蔽电极呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构。
所述顶部屏蔽电极纵向叠加在所述底部屏蔽电极的顶部，在沿所述沟槽的宽度方向的剖面上，所述顶部屏蔽电极呈矩形或者顶部带有上凸圆弧的多边形，所述顶部屏蔽电极的宽度小于所述底部屏蔽电极的顶边宽度并在所述顶部屏蔽电极的两个侧面和对应的所述沟槽侧面之间形成沟槽栅电极的形成区域。
所述沟槽栅电极，由填充于所述沟槽栅电极的形成区域的沟槽中的电极材料层组成；所述沟槽栅电极通过栅极间隔离介质膜和所述屏蔽电极隔离；所述栅极间隔离介质膜包覆所述顶部屏蔽电极的侧面以及所述顶部屏蔽电极外的所述底部屏蔽电极的顶部表面；所述沟槽栅电极和所述沟槽的侧面之间隔离有栅介质膜。
沟道区由形成于所述第一导电类型外延层中的第二导电类型阱组成，所述沟槽栅电极在纵向上穿过所述沟道区且被所述沟槽栅电极侧面覆盖的所述沟道区的表面用于形成沟道。
所述沟道区底部的所述第一导电类型外延层组成漂移区；在所述屏蔽栅功率器件为反向偏置状态下，所述底部屏蔽电极对所述漂移区进行横向耗尽，从所述沟槽的顶部到底部方向上，所述屏蔽介质膜的厚度呈逐渐增加的结构使所述漂移区的电场强度分布的均匀性增加。
进一步的改进是，所述顶部屏蔽电极的顶部表面等于或高于所述沟槽栅电极的顶部表面；或者，所述顶部屏蔽电极的顶部表面低于所述沟槽栅电极的顶部表面。
进一步的改进是，所述顶部屏蔽电极的顶部表面低于所述沟槽栅电极的顶部表面；所述栅极间隔离介质膜同时也包覆所述顶部屏蔽电极的顶部表面，所述顶部屏蔽电极的两侧的所述沟槽栅电极横向延伸到所述顶部屏蔽电极的顶部的所述栅极间隔离介质膜的表面。
进一步的改进是，在所述导通区的外侧还包括栅电极连接区。
所述栅电极连接区中形成有和所述导通区的沟槽相连通的沟槽，所述栅电极连接区的沟槽中也形成有屏蔽介质膜、屏蔽电极、沟槽栅电极、栅极间隔离介质膜和栅介质膜，所述导通区中的沟槽栅电极和所述栅电极连接区的沟槽栅电极相连接并通过形成于所述栅电极连接区的沟槽栅电极顶部的接触孔连接到由正面金属层形成的栅极，所述栅电极连接区的接触孔的底部直接落在对应的所述沟槽中并和所述沟槽栅电极连接。
进一步的改进是，所述屏蔽介质膜由热氧化膜和化学气相淀积的氧化膜叠加形成。
进一步的改进是，所述沟槽的底部表面的所述屏蔽介质膜的厚度大于等于位于所述沟槽的侧面的所述屏蔽介质膜的厚度。
进一步的改进是，所述底部屏蔽电极的侧面的倾斜角为76度～85度。
进一步的改进是，源区由形成于所述第二导电类型阱表面的第一导电类型的重掺杂区组成，所述源区通过接触孔连接到由正面金属层组成的源极。
在所述导通区的外侧还包括屏蔽电极连接区和栅电极连接区。
所述屏蔽电极连接区中形成有和所述导通区的沟槽相连通的沟槽，所述屏蔽电极连接区的沟槽中也形成有屏蔽介质膜和屏蔽电极，所述导通区中的屏蔽电极和所述屏蔽电极连接区的屏蔽电极相连接并通过形成于所述屏蔽电极连接区的屏蔽电极顶部的接触孔连接到所述源极。
所述栅电极连接区中形成有和所述导通区的沟槽相连通的沟槽，所述栅电极连接区的沟槽中也形成有屏蔽介质膜、屏蔽电极、沟槽栅电极、栅极间隔离介质膜和栅介质膜，所述导通区中的沟槽栅电极和所述栅电极连接区的沟槽栅电极相连接并通过形成于所述栅电极连接区的沟槽栅电极顶部的接触孔连接到由正面金属层形成的栅极。
进一步的改进是，所述接触孔中填充的金属材料和所述正面金属层的金属材料相同；或者，所述接触孔中填充的金属材料和所述正面金属层的金属材料不同。
进一步的改进是，所述第一导电类型外延层为掺杂均匀的一层外延层结构；或者，所述第一导电类型外延层由第一外延子层和第二外延子层叠加形成，所述第一外延子层和所述第二外延子层的掺杂浓度不同，所述第二外延子层位于所述第一外延子层的顶部，所述沟道区位于所述第二外延子层中，所述屏蔽电极位于所述第一外延子层中。
进一步的改进是，所述屏蔽电极的电极材料层为多晶硅，所述沟槽栅电极的电极材料层为多晶硅；或者，所述屏蔽电极的电极材料层为金属钨硅，所述沟槽栅电极的电极材料层为金属钨硅。
为解决上述技术问题，本发明提供的屏蔽栅功率器件的制造方法包括如下步骤：
步骤一、提供一表面形成有第一导电类型外延层的第一导电类型半导体衬底，在所述半导体衬底表面依次形成由第一氧化膜、第二氮化膜和第三氧化膜叠加形成的硬质掩模层；采用光刻刻蚀工艺依次对所述硬质掩模层和所述半导体衬底进行刻蚀形成沟槽，所述沟槽位于所述第一导电类型外延层中。
步骤二、采用热氧化工艺在所述沟槽的侧面和底部表面形成第四热氧化膜。
步骤三、采用湿法刻蚀工艺去除所述第四热氧化膜，所述第三氧化膜也同时被去除；所述湿法刻蚀工艺完成后所述沟槽的开口宽度大于所述第二氮化膜的开口宽度，在横向上所述第二氮化膜的侧面会比对应的所述沟槽的侧面凸出。
步骤四、进行氧化膜生长在所述沟槽的侧面和底部表面形成第五氧化膜，在横向上所述第五氧化膜的侧面会比对应的所述第二氮化膜的侧面凸出或所述第五氧化膜的侧面和对应的所述第二氮化膜的侧面平齐。
步骤五、采用化学气相淀积工艺形成第六氧化膜，所述第六氧化膜将所述沟槽完全填充；所述第六氧化膜也延伸到所述第二氮化膜的表面。
步骤六、采用干法刻蚀或化学机械研磨工艺将所述第二氮化膜的表面的氧化膜去除。
采用干法刻蚀工艺对填充于所述沟槽中的氧化膜进行刻蚀并形成氧化膜沟槽，所述氧化膜沟槽分成底部氧化膜沟槽和顶部氧化膜沟槽。
所述顶部氧化膜沟槽的开口大于等于所述底部氧化膜沟槽的开口，所述顶部氧化膜沟槽的侧面垂直或接近垂直，所述底部氧化膜沟槽的侧面倾斜。
由所述沟槽中剩余的氧化膜组成屏蔽介质膜，位于所述底部氧化膜沟槽侧面的所述屏蔽介质膜的厚度大于等于所述顶部氧化膜沟槽侧面的所述屏蔽介质膜的厚度且从所述沟槽的顶部到底部方向上位于所述底部氧化膜沟槽侧面的所述屏蔽介质膜的厚度逐渐增加。
在沿所述沟槽的宽度方向的剖面上，所述底部氧化膜沟槽呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构。
步骤七、将所述第二氮化膜去除并淀积电极材料层形成屏蔽电极，所述屏蔽电极将所述氧化膜沟槽完全填充；所述屏蔽电极分成底部屏蔽电极和顶部屏蔽电极；所述底部屏蔽电极填充于所述底部氧化膜沟槽中，所述顶部屏蔽电极形成于所述顶部氧化膜沟槽中。
在沿所述沟槽的宽度方向的剖面上，所述底部屏蔽电极呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构。
步骤八、对所述屏蔽电极进行第一次回刻将位于所述沟槽外的所述第一氧化膜表面的所述屏蔽电极材料去除。
步骤九、通过光刻保护住屏蔽电极连接区，之后对所述屏蔽电极连接区之外的所述屏蔽介质膜进行回刻，该回刻将所述顶部氧化膜沟槽所对应深度范围内的所述屏蔽介质膜去除并露出所述顶部屏蔽电极的侧面。
步骤十、对所述顶部屏蔽电极的横向尺寸进行缩小，在沿所述沟槽的宽度方向的剖面上，横向尺寸缩小后所述顶部屏蔽电极呈矩形或者顶部带有上凸圆弧的多边形，所述顶部屏蔽电极的宽度小于所述底部屏蔽电极的顶边宽度并在所述顶部屏蔽电极的两个侧面和对应的所述沟槽侧面之间形成沟槽栅电极的形成区域。
步骤十一、在所述顶部屏蔽电极的侧面以及所述顶部屏蔽电极外的所述底部屏蔽电极的顶部表面形成栅极间隔离介质膜。
在所述沟槽栅电极的形成区域的所述沟槽侧面形成栅介质膜。
在所述沟槽栅电极的形成区域的所述沟槽中填充电极材料层形成沟槽栅电极。
所述沟槽栅电极通过所述栅极间隔离介质膜和所述屏蔽电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有所述栅介质膜。
进一步的改进是，步骤十中采用干法或湿法刻蚀工艺对所述顶部屏蔽电极的横向尺寸进行缩小；或者，步骤十中采用对所述顶部屏蔽电极进行热氧化并去除热氧化膜的方法对所述顶部屏蔽电极的横向尺寸进行缩小。
进一步的改进是，步骤十中还包括使所述顶部屏蔽电极的纵向尺寸缩小的步骤，纵向尺寸缩小后的所述顶部屏蔽电极的顶部表面比所述沟槽的顶部低，步骤十一中形成的所述栅极间隔离介质膜同时也包覆所述顶部屏蔽电极的顶部表面，所述顶部屏蔽电极的两侧的所述沟槽栅电极横向延伸到所述顶部屏蔽电极的顶部的所述栅极间隔离介质膜的表面。
进一步的改进是，步骤十中纵向尺寸缩小后的所述顶部屏蔽电极的顶部表面比所述沟槽的顶部低
步骤六中所述顶部氧化膜沟槽的侧面倾角为88度～90度，所述底部氧化膜沟槽的侧面倾角为76度～85度。
本发明的屏蔽电极分成底部屏蔽电极和顶部屏蔽电极，利用底部屏蔽电极通过屏蔽介质膜能够实现对漂移区进行横向耗尽的特点，对屏蔽介质膜的沿沟槽的纵向的厚度进行了特别设计，通过使屏蔽介质膜在从沟槽的顶部到底部方向上呈厚度逐渐增加的结构，使得底部屏蔽电极在沿沟槽的宽度方向的剖面上呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构，这种屏蔽介质膜和底部屏蔽电极的结构能够对漂移区的电场强度进行调节并使漂移区的电场强度在纵向上分布更加均匀，而由于器件击穿电压的大小为电场强度沿纵向的位置的积分，故能够提高器件的击穿电压；击穿电压的提高能使得本发明的漂移区采用更高的掺杂浓度，故还能够降低器件比导通电阻。
本发明的顶部屏蔽电极纵向叠加在底部屏蔽电极的顶部，顶部屏蔽电极从底部屏蔽电极向上穿入到沟道区中，这样能使得屏蔽电极的整体体积增大，从而能降低屏蔽电极的电阻；另外，由于顶部屏蔽电极位于沟槽的顶部，这样能够使得屏蔽电极的引出变得更加容易，本发明易于直接在屏蔽电极连接区的屏蔽电极上直接形成接触孔，不需要另外采用光刻工艺进行定义，所以本发明能减小一张屏蔽电极刻蚀的光刻，降低制造成本。现有技术中，如果单元中屏蔽电极位置很低，一般接触孔就不易落在沟槽中的屏蔽电极之上，而接触孔不仅需要落在沟槽中的屏蔽电极上，而且还需要落在屏蔽电极的平面部分，这样现有技术中就需要在屏蔽电极刻蚀时进行一次光刻，以实现接触孔落在沟槽中的屏蔽电极的平面部分上，故本发明顶部屏蔽电极的设置，能够使得屏蔽电极引出到沟槽的顶部，从而能节省一次光刻，降低制造成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有屏蔽栅功率器件的结构示意图；
图2A是本发明第一实施例屏蔽栅功率器件的结构示意图；
图2B是图2A中栅极结构的放大示意图；
图2C是图2B中的电场强度随漂移区的位置的变化曲线；
图3A-图3K是本发明第一实施例屏蔽栅功率器件的制造方法各步骤中的器件结构示意图；
图4是本发明第二实施例屏蔽栅功率器件的结构示意图。
具体实施方式
如图2A所示，是本发明第一实施例屏蔽栅功率器件的结构示意图；图2B是图2A中栅极结构的放大示意图；本发明第一实施例屏蔽栅功率器件以N型功率器件为例进行说明，第一导电类型为N型，第二导电类型为P型，将器件的掺杂类型进行N型和P型的互换即第一导电类型为P型和第二导电类型为N型即可得到P型功率器件的结构，本发明说明书中不对P型功率器件进行详细说明。本发明第一实施例屏蔽栅功率器件的导通区由多个原胞周期性排列组成，各所述原胞的栅极结构包括：
沟槽511，形成于N型外延层102中，所述N型外延层102形成于N型半导体衬底如硅衬底101表面。较佳为，所述半导体衬底101为N+掺杂，掺杂是磷或砷，所述半导体衬底101的电阻率为0.001欧姆·厘米～0.003欧姆·厘米。N型外延层102的掺杂是磷或是砷，N型外延层102的电阻率根据器件的结构，器件的击穿电压来选取，一般击穿电压为100V～200V的器件所对应的所述N型外延层102电阻率选择0.16欧姆·厘米～0.3欧姆.厘米，厚度按照器件的击穿电压选取，电压越高，需要的外延的厚度越深。
所述N型外延层102为掺杂均匀的一层外延层结构；或者，所述N型外延层102由第一外延子层和第二外延子层叠加形成，所述第一外延子层和所述第二外延子层的掺杂浓度不同，所述第二外延子层位于所述第一外延子层的顶部，所述沟道区201201位于所述第二外延子层中，后续的底部屏蔽电极411a位于所述第一外延子层中。
屏蔽电极，由形成于所述沟槽511中的电极材料层组成且分成底部屏蔽电极411a和顶部屏蔽电极411b。
所述底部屏蔽电极411a和所述沟槽511的底部表面和侧面之间隔离有屏蔽介质膜311a，从所述沟槽511的顶部到底部方向上，位于所述沟槽511侧面的所述屏蔽介质膜311a的厚度呈逐渐增加；在沿所述沟槽511的宽度方向的剖面上，所述底部屏蔽电极411a呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构；
所述顶部屏蔽电极411b纵向叠加在所述底部屏蔽电极411a的顶部，在沿所述沟槽511的宽度方向的剖面上，所述顶部屏蔽电极411b呈矩形或者顶部带有上凸圆弧的多边形，所述顶部屏蔽电极411b的宽度小于所述底部屏蔽电极411a的顶边宽度并在所述顶部屏蔽电极411b的两个侧面和对应的所述沟槽511侧面之间形成沟槽栅电极421a的形成区域。
所述沟槽栅电极421a，由填充于所述沟槽栅电极421a的形成区域的沟槽511中的电极材料层组成；所述沟槽栅电极421a通过栅极间隔离介质膜和所述屏蔽电极隔离；所述栅极间隔离介质膜包覆所述顶部屏蔽电极411b的侧面以及所述顶部屏蔽电极411b外的所述底部屏蔽电极411a的顶部表面；其中所述栅极间隔离介质膜包覆所述顶部屏蔽电极411b的侧面的部分用标记321b表示，所述栅极间隔离介质膜包覆所述顶部屏蔽电极411b外的所述底部屏蔽电极411a的顶部表面的部分用标记321a表示。
所述沟槽栅电极421a和所述沟槽511的侧面之间隔离有栅介质膜331。
沟道区201由形成于所述N型外延层102中的P型阱201组成，所述沟槽栅电极421a在纵向上穿过所述沟道区201且被所述沟槽栅电极421a侧面覆盖的所述沟道区201的表面用于形成沟道。
所述沟道区201底部的所述N型外延层102组成漂移区；在所述屏蔽栅功率器件为反向偏置状态下，所述底部屏蔽电极411a对所述漂移区进行横向耗尽，从所述沟槽511的顶部到底部方向上，所述屏蔽介质膜311a的厚度呈逐渐增加的结构使所述漂移区的电场强度分布的均匀性增加。
较佳为，所述屏蔽介质膜311a为化学气相淀积的氧化膜组成或者由热氧化膜和化学气相淀积的氧化膜叠加形成。
所述沟槽511的底部表面的所述屏蔽介质膜311a的厚度大于等于位于所述沟槽511的侧面的所述屏蔽介质膜311a的厚度；如图2B中所示可知，厚度b表示所述沟槽511的底部表面的所述屏蔽介质膜311a的厚度，厚度a表示位于所述沟槽511的侧面各位置的所述屏蔽介质膜311a的厚度，本发明第一实施例中厚度b大于厚度a。所述屏蔽电极411a的侧面的倾斜角为76度～85度，本发明第一实施例中所述沟槽511的侧面为垂直结构。在其它实施例中，所述沟槽511的侧面也能为其它结构如为倾斜结构，倾斜角为90度是为垂直结构，侧面的倾斜角越小则侧面越倾斜，这时所述屏蔽电极411a的侧面的倾斜度要大于所述沟槽511的侧面倾斜度，要保证所述屏蔽介质膜311a的厚度在从沟槽511的顶部到底部的纵向上呈逐渐增加的结构，从而使所述漂移区的电场强度分布的均匀性增加。
本发明第一实施例中，所述顶部屏蔽电极411b的顶部表面等于或高于所述沟槽栅电极421a的顶部表面；
源区203由形成于所述P型阱201表面的N型的重掺杂区即N+区组成，所述源区203通过接触孔71连接到由正面金属层组成的源极81。
对于功率器件采用MOSFET时，在半导体衬底101的背面还形成有由N+区组成的漏区，在所述漏区的背面形成有和漏区相接触的背面金属层并由背面金属层引出漏极。
在所述导通区的外侧还包括屏蔽电极连接区和栅电极连接区；
所述屏蔽电极连接区中形成有和所述导通区的沟槽511相连通的沟槽512，所述屏蔽电极连接区的沟槽512中也形成有屏蔽介质膜312a和屏蔽电极，该屏蔽电极由底部屏蔽电极412a和顶部屏蔽电极412b叠加形成。所述导通区中的屏蔽电极和所述屏蔽电极连接区的屏蔽电极相连接并通过形成于所述屏蔽电极连接区的屏蔽电极顶部的接触孔72连接到所述源极81。
所述栅电极连接区中形成有和所述导通区的沟槽511相连通的沟槽513，所述栅电极连接区的沟槽513中也形成有屏蔽介质膜313a、屏蔽电极、沟槽栅电极423a、栅极间隔离介质膜和栅介质膜333，该屏蔽电极由底部屏蔽电极413a和顶部屏蔽电极413b叠加形成。栅极间隔离介质膜包括标记323a所对应的覆盖于顶部屏蔽电极413b外的底部屏蔽电极413a顶部表面的部分和标记323b所对应的覆盖在顶部屏蔽电极413b的侧面的部分。所述导通区中的沟槽栅电极423a和所述栅电极连接区的沟槽栅电极423a相连接并通过形成于所述栅电极连接区的沟槽栅电极423a顶部的接触孔73连接到由正面金属层形成的栅极83，本发明第一实施例中，由于沟槽栅电极423a位于顶部屏蔽电极413b的两侧，故沟槽栅电极423a的宽度减小，接触孔73和沟槽栅电极423a不易直接对准，沟槽栅电极423a的电极材料层还需延伸到沟槽513外的外延层102的表面，延伸部分用标记423b表示，通过在电极材料层423b顶部形成接触孔73实现了栅极83的连接。
本发明第一实施例中，所述接触孔71、72和73中填充的金属材料和所述正面金属层的金属材料相同；或者，所述接触孔71、72和73中填充的金属材料和所述正面金属层的金属材料不同。所述正面金属层的金属材料为金属铝，铝铜合金，或其它金属。
所述屏蔽电极的电极材料层为多晶硅，所述沟槽栅电极421和423的电极材料层为重掺杂的多晶硅；或者，所述屏蔽电极的电极材料层为金属钨硅，所述沟槽栅电极421a和423a的电极材料层为金属钨硅。
本发明第一实施例中，所述栅介质膜331和333都为热氧化膜，厚度为100埃～1000埃。所述栅极间隔离介质膜321a、321b、323a和323b都为热氧化膜，或热氧化膜和淀积的氧化膜的组合，或其它介质膜及其组合。
图2A中，尺寸H0表示所述漂移区的纵向厚度，尺寸H1表示所述所述沟槽511的深度；尺寸L1表示一个原胞的宽度即步进pitch，该宽度包括了所述沟槽511的宽度和相邻所述沟槽511之间的间距。
图2B中，界面A1A2对应于所述底部屏蔽电极411a的顶部表面位置，界面B1B2对应于所述底部屏蔽电极411a的底部位置，界面O1O2对应于所述漂移区的顶部表面位置，界面C1C2对应于所述漂移区的底部表面位置。图2C是图2B中的电场强度随漂移区的位置的变化曲线；变化方向为图2B中的箭头线所示的从所述漂移区的顶部到底部，图2C中的横坐标O1对应于界面O1O2，坐标C1对应于界面C1C2；纵坐标为电场强度。曲线601为图1所示的现有结构的电场强度分布曲线即电场强度随漂移区的位置的变化曲线，由于漂移区杂质浓度高，电场强度分布接近一个三角形，当漂移区也即N型外延层102的电阻率0.16欧姆·厘米时，击穿电压低于50伏；曲线602为图2A所示的本发明第一实施例的器件的电场强度分布曲线，由于屏蔽介质膜311a厚度的优化，电场强度的均匀性得到了很大的改善，电场强度的分布是一个马鞍形，大幅提高了器件的击穿电压，当N型外延层102的电阻率0.16欧姆·厘米时，击穿电压高于110伏。比较图1和图2A所示可知，本发明第一实施例和现有结构的区别是本发明第一实施例的屏蔽介质膜313a和现有的屏蔽介质膜313不同，以及本发明第一实施例的屏蔽电极包括底部屏蔽电极411a和顶部屏蔽电极411b和现有的屏蔽电极411不同；导通区的其它结构都相同，也用相同的标记表示。由于本发明第一实施例对屏蔽介质膜313a和屏蔽电极做了相应的改进，屏蔽介质膜313a的顶部厚度薄底部宽的结构能够使得电场强度更加均匀，具体如曲线602和601所示，可知曲线602在漂移区中包围的面积更大，击穿电压也就更大；反之，如果击穿电压不改变，本发明第一实施例能够得到更高掺杂浓度的漂移区的掺杂浓度，所以能降低器件的比导通电阻。所以本发明第一实施例能改善器件的性能，例如对应于步进L1为2.6微米的情况，采用0.16欧姆·厘米的N型外延层102，器件的比导通电阻可以做到27mohm·mm2.击穿电压可以大于115伏，而现有技术的击穿电压低于50伏。
本发明的顶部屏蔽电极纵向叠加在底部屏蔽电极的顶部，顶部屏蔽电极从底部屏蔽电极向上穿入到沟道区中，这样
另外，本发明第一实施例中的顶部屏蔽电极411b能使屏蔽电极的整体体积增大，从而能降低屏蔽电极的电阻；另外，由于顶部屏蔽电极411b位于沟槽的顶部，这样能够使得屏蔽电极的引出变得更加容易，本发明第一实施例的结构易于直接在屏蔽电极连接区的屏蔽电极上直接形成接触孔72，不需要另外采用光刻工艺进行定义，所以本发明第一实施例能减小一张屏蔽电极刻蚀的光刻，降低制造成本。
如图4所示，是本发明第二实施例屏蔽栅功率器件的结构示意图。本发明第二实施例器件和本发明第一实施例器件结构的区别为：
本发明第二实施例的所述顶部屏蔽电极411b的顶部表面低于所述沟槽栅电极421a的顶部表面。这样所述栅极间隔离介质膜同时也包覆所述顶部屏蔽电极411b的顶部表面，包覆所述顶部屏蔽电极411b的顶部表面的所述栅极间隔离介质膜用标记321c表示。所述顶部屏蔽电极411b的两侧的所述沟槽栅电极421a横向延伸到所述顶部屏蔽电极411b的顶部的所述栅极间隔离介质膜的表面。
在所述导通区的外侧还的栅电极连接区中的所述顶部屏蔽电极413b的顶部表面也同样低于所述沟槽栅电极422a的顶部表面。这样所述栅极间隔离介质膜同时也包覆所述顶部屏蔽电极413b的顶部表面，包覆所述顶部屏蔽电极413b的顶部表面的所述栅极间隔离介质膜用标记323c表示。所述栅电极连接区的接触孔73的底部直接落在对应的所述沟槽513中并和所述沟槽栅电极423a连接。也即，和图2A相比，本发明第二实施例中的所述沟槽栅电极423a的宽度和整个沟槽513的宽度接近，故能不需要将沟槽栅电极423a的电极材料层延伸到沟槽外，接触孔73的底部直接落在所述沟槽513中并和所述沟槽栅电极423a连接。
另外，本发明说明书中采用图2A所示的一幅图同时表示本发明第一实施例屏蔽栅功率器件的导通区的所述原胞、所述屏蔽电极连接区和所述栅电极连接区的结构，实际中，屏蔽栅功率器件的导通区的所述原胞、所述屏蔽电极连接区和所述栅电极连接区有可能不会出现在同一剖面结构中，也即在有些屏蔽栅功率器件中导通区的所述原胞、所述屏蔽电极连接区和所述栅电极连接区在剖面结构上位置并不相邻，而是互相具有独立。
如图3A至图3K所示，是本发明第一实施例屏蔽栅功率器件的制造方法各步骤中的器件结构示意图；本发明第一实施例屏蔽栅功率器件的制造方法用于制造图2A所示的本发明第一实施例结构，包括如下步骤：
步骤一、如图3A所示，提供一表面形成有N型外延层102的N型半导体衬底如硅衬底101，在所述半导体衬底101表面依次形成由第一氧化膜1、第二氮化膜2和第三氧化膜3叠加形成的硬质掩模层；采用光刻刻蚀工艺依次对所述硬质掩模层和所述半导体衬底101进行刻蚀形成沟槽511，所述沟槽511位于所述N型外延层102中。所述沟槽511为位于导通区中的沟槽，屏蔽电极连接区中的沟槽用标记512标示，栅电极连接区中的沟槽用标记513标示。
较佳为，所述第一氧化膜1的厚度为100埃～500埃，所述第二氮化膜2的厚度为1000埃～3000埃，所述第三氧化膜3的厚度为2000埃～10000埃。
所述半导体衬底11为N+掺杂，掺杂是磷或砷，所述半导体衬底11的电阻率为0.001欧姆·厘米～0.003欧姆·厘米。第一N型外延层12的掺杂是磷或是砷，第一N型外延层12的电阻率根据器件的结构，器件的击穿电压来选取，一般击穿电压为100V～200V的器件所对应的所述第一N型外延层12电阻率选择0.16欧姆·厘米～0.3欧姆·厘米，厚度按照器件的击穿电压选取，电压越高，需要的外延的厚度越深。
步骤二、如图3B所示，采用热氧化工艺在所述沟槽511的侧面和底部表面形成第四热氧化膜4。所述第四热氧化膜4的厚度为2000埃～6000埃。
步骤三、如图3C所示，采用湿法刻蚀工艺去除所述第四热氧化膜4，所述第三氧化膜3也同时被去除；所述湿法刻蚀工艺完成后所述沟槽511的开口宽度大于所述第二氮化膜2的开口宽度，在横向上所述第二氮化膜2的侧面会比对应的所述沟槽511的侧面凸出，图3C中的C表示凸出距离，凸出距离C为800埃～3000埃。
步骤四、如图3D所示，进行氧化膜生长在所述沟槽511的侧面和底部表面形成第五氧化膜5，在横向上所述第五氧化膜5的侧面会比对应的所述第二氮化膜2的侧面凸出或所述第五氧化膜5的侧面和对应的所述第二氮化膜2的侧面平齐。较佳为，所述第五氧化膜5的厚度为3000埃～8000埃。
步骤五、如图3E所示，采用化学气相淀积工艺形成第六氧化膜6，所述第六氧化膜6将所述沟槽511完全填充；所述第六氧化膜6也延伸到所述第二氮化膜2的表面。
步骤六、如图3F所示，采用干法刻蚀或化学机械研磨工艺将所述第二氮化膜2的表面的氧化膜去除。
采用干法刻蚀工艺对填充于所述沟槽511中的氧化膜进行刻蚀并形成氧化膜沟槽7，所述氧化膜沟槽7分成底部氧化膜沟槽和顶部氧化膜沟槽。
所述顶部氧化膜沟槽的开口大于等于所述底部氧化膜沟槽的开口，所述顶部氧化膜沟槽的侧面垂直或接近垂直，所述底部氧化膜沟槽的侧面倾斜。较佳为，所述顶部氧化膜沟槽的侧面倾角为88度～90度，所述底部氧化膜沟槽的侧面倾角为76度～85度。
由所述沟槽511中剩余的氧化膜组成屏蔽介质膜311a，位于所述底部氧化膜沟槽侧面的所述屏蔽介质膜311a的厚度大于等于所述顶部氧化膜沟槽侧面的所述屏蔽介质膜311a的厚度且从所述沟槽511的顶部到底部方向上位于所述底部氧化膜沟槽侧面的所述屏蔽介质膜311a的厚度逐渐增加。
在沿所述沟槽511的宽度方向的剖面上，所述底部氧化膜沟槽呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构。
步骤七、如图3G所示，将所述第二氮化膜2去除并淀积电极材料层8形成屏蔽电极8，所述屏蔽电极将所述氧化膜沟槽7完全填充。屏蔽电极8为掺杂的多晶硅或金属钨硅或其他导体。
所述屏蔽电极分成底部屏蔽电极411a和顶部屏蔽电极411b；所述底部屏蔽电极411a填充于所述底部氧化膜沟槽中，所述顶部屏蔽电极411b形成于所述顶部氧化膜沟槽中。
在沿所述沟槽511的宽度方向的剖面上，所述底部屏蔽电极411a呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构。
除了导通区之外，屏蔽电极连接区和栅电极连接区也同时集成在一起进行，屏蔽电极连接区中包括底部屏蔽电极412a和顶部屏蔽电极412b，栅电极连接区中包括底部屏蔽电极413a和顶部屏蔽电极413b。
步骤八、如图3H所示，对所述屏蔽电极8进行第一次回刻将位于所述沟槽511外的所述第一氧化膜1表面的所述屏蔽电极8的材料层去除。
步骤九、如图3I所示，通过光刻工艺形成的光刻胶图形9保护住屏蔽电极连接区，之后对所述屏蔽电极连接区之外的所述屏蔽介质膜311a进行回刻，该回刻将所述顶部氧化膜沟槽所对应深度范围内的所述屏蔽介质膜311a去除并露出所述顶部屏蔽电极411b的侧面。
步骤十、如图3J所示，对所述顶部屏蔽电极411b的横向尺寸进行缩小，在沿所述沟槽511的宽度方向的剖面上，横向尺寸缩小后所述顶部屏蔽电极411b呈矩形或者顶部带有上凸圆弧的多边形，所述顶部屏蔽电极411b的宽度小于所述底部屏蔽电极411a的顶边宽度并在所述顶部屏蔽电极411b的两个侧面和对应的所述沟槽511侧面之间形成沟槽栅电极421a的形成区域10。
较佳为，采用干法或湿法刻蚀工艺对所述顶部屏蔽电极411b的横向尺寸进行缩小；或者，采用对所述顶部屏蔽电极411b进行热氧化并去除热氧化膜的方法对所述顶部屏蔽电极411b的横向尺寸进行缩小。干法或湿法刻蚀工艺和热氧化工艺能够分别单独实现对所述顶部屏蔽电极411b的横向尺寸缩小，也能够结合起来实现对所述顶部屏蔽电极411b的横向尺寸缩小。更佳选择为，先采用干法或湿法刻蚀工艺进行所述顶部屏蔽电极411b的横向尺寸缩小，再采用热氧化并去除热氧化膜的方法对所述顶部屏蔽电极411b的横向尺寸进行缩小，这样热氧化并去除热氧化膜之后能够使得所述顶部屏蔽电极411b侧面光滑，效果更佳。
步骤十一、如图3K所示，在所述顶部屏蔽电极411b的侧面以及所述顶部屏蔽电极411b外的所述底部屏蔽电极411a的顶部表面形成栅极间隔离介质膜；其中，在导通区中，所述栅极间隔离介质膜包覆所述顶部屏蔽电极411b的侧面的部分用标记321b表示，所述栅极间隔离介质膜包覆所述顶部屏蔽电极411b外的所述底部屏蔽电极411a的顶部表面的部分用标记321a表示。在所述栅电极连接区中，所述栅极间隔离介质膜包覆所述顶部屏蔽电极413b的侧面的部分用标记323b表示，所述栅极间隔离介质膜包覆所述顶部屏蔽电极413b外的所述底部屏蔽电极413a的顶部表面的部分用标记323a表示。
在导通区中，在所述沟槽栅电极421a的形成区域10的所述沟槽511侧面形成栅介质膜331。在所述沟槽栅电极421a的形成区域10的所述沟槽511中填充电极材料层形成沟槽栅电极421a。同时，在栅电极连接区中，在所述沟槽栅电极423a的形成区域的所述沟槽513侧面形成栅介质膜333。在所述沟槽栅电极423a的形成区域的所述沟槽513中填充电极材料层形成沟槽栅电极423a。
所述沟槽栅电极421a通过所述栅极间隔离介质膜321a和321b和所述屏蔽电极隔离；所述沟槽栅电极421a和所述沟槽511的侧面之间隔离有所述栅介质膜331。所述沟槽栅电极423a通过所述栅极间隔离介质膜323a和323b和所述屏蔽电极隔离；所述沟槽栅电极423a和所述沟槽513的侧面之间隔离有所述栅介质膜333。
上述步骤完成了对栅极结构的制造，为了形成一个完成的屏蔽栅功率器件，还需要采用如下步骤：
步骤十二、如图2A所示，所述N型外延层102中形成P型阱201，由所述P型阱201组成沟道区，被所述沟槽栅电极421侧面覆盖的所述沟道区201的表面用于形成沟道。所述沟道区201底部的所述N型外延层102组成漂移区；在所述屏蔽栅功率器件为反向偏置状态下，所述底部屏蔽电极411a对所述漂移区进行横向耗尽，从所述沟槽511的顶部到底部方向上，所述屏蔽介质膜311a的厚度呈逐渐增加的结构使所述漂移区的电场强度分布的均匀性增加。
形成N+注入在所述P型阱201表面形成源区203；形成层间膜106；形成接触孔71、72和73；形成正面金属层并采用光刻刻蚀工艺对所述正面金属层进行图形化形成源极81和栅极83。所述源区203通过接触孔71连接到由正面金属层组成的源极81；所述导通区中的屏蔽电极和所述屏蔽电极连接区的屏蔽电极相连接并通过形成于所述屏蔽电极连接区的屏蔽电极顶部的接触孔72连接到所述源极81。所述导通区中的沟槽栅电极423a和所述栅电极连接区的沟槽栅电极423a相连接并通过形成于所述栅电极连接区的沟槽栅电极423a的延伸部分423b顶部的接触孔73连接到由正面金属层形成的栅极83。
对于功率器件采用MOSFET时，还包括在半导体衬底101的背面形成有由N+区组成的漏区的步骤以及在所述漏区的背面形成和漏区相接触的背面金属层的步骤，由背面金属层引出漏极。
较佳为，本发明步骤四中采用热氧化工艺形成第五氧化膜5；通过调整热氧化形成的第五氧化膜5的厚度以及淀积形成的第六氧化膜6的厚度，并调整步骤六中氧化膜沟槽7的干法刻蚀工艺，能够调整器件的屏蔽电极411a之下的屏蔽介质膜311a的厚度b，如图2B所示，从而使厚度b大大需要的厚度，甚至大于位于所述沟槽511的侧面的屏蔽介质膜311a的厚度a，从而提高器件的可靠性。
本发明第一实施例方法中，所述接触孔71、72和73中填充的金属材料和所述正面金属层的金属材料相同；或者，所述接触孔71、72和73中填充的金属材料和所述正面金属层的金属材料不同。所述正面金属层的金属材料为金属铝，铝铜合金，或其它金属。这样进一步扩大了器件设计的弹性，便于器件的设计。
本发明第一实施例方法中，所述N型外延层102为掺杂均匀的一层外延层结构；或者，所述N型外延层102由第一外延子层和第二外延子层叠加形成，所述第一外延子层和所述第二外延子层的掺杂浓度不同，所述第二外延子层位于所述第一外延子层的顶部，所述沟道区201201位于所述第二外延子层中，后续的底部屏蔽电极411a位于所述第一外延子层中。这样能进一步扩大了器件设计的弹性，便于器件的设计。
本发明第一实施例方法中，导通区中能够形成深度达6微米，宽度效应1.2微米的所述沟槽511，所述沟槽511的侧面屏蔽介质膜311a的厚度a能达到0.5微米，横向步进L1能达到2.6微米。
本发明第二实施例方法是在本发明第一实施例方法的的基础上做相应的改变得到的，通过本发明第二实施例方法实现制造如图4所示的和本发明第二实施例器件，本发明第二实施例方法和本发明第一实施例方法的区别之处为，本发明第二实施例方法为：
步骤十中还包括使所述顶部屏蔽电极411b的纵向尺寸缩小的步骤，纵向尺寸缩小后的所述顶部屏蔽电极411b的顶部表面比所述沟槽511的顶部低。较佳为，纵向尺寸缩小后的所述顶部屏蔽电极411b的顶部表面比所述沟槽511的顶部低
步骤十一中形成的所述栅极间隔离介质膜同时也包覆所述顶部屏蔽电极411b的顶部表面，包覆所述顶部屏蔽电极411b的顶部表面的所述栅极间隔离介质膜用标记321c表示。所述顶部屏蔽电极411b的两侧的所述沟槽栅电极421a横向延伸到所述顶部屏蔽电极411b的顶部的所述栅极间隔离介质膜的表面。
上述步骤十和十一同时在导通区和栅电极连接区中进行。在所述导通区的外侧还的栅电极连接区中的所述顶部屏蔽电极413b的顶部表面也同样低于所述沟槽栅电极422a的顶部表面。这样所述栅极间隔离介质膜同时也包覆所述顶部屏蔽电极413b的顶部表面，包覆所述顶部屏蔽电极413b的顶部表面的所述栅极间隔离介质膜用标记323c表示。所述栅电极连接区的接触孔73的底部直接落在对应的所述沟槽513中并和所述沟槽栅电极423a连接。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种屏蔽栅功率器件，其特征在于：屏蔽栅功率器件的导通区由多个原胞周期性排列组成，各所述原胞的栅极结构包括：
沟槽，形成于第一导电类型外延层中，所述第一导电类型外延层形成于第一导电类型半导体衬底表面；
屏蔽电极，由形成于所述沟槽中的电极材料层组成且分成底部屏蔽电极和顶部屏蔽电极；
所述底部屏蔽电极和所述沟槽的底部表面和侧面之间隔离有屏蔽介质膜，从所述沟槽的顶部到底部方向上，位于所述沟槽侧面的所述屏蔽介质膜的厚度呈逐渐增加；在沿所述沟槽的宽度方向的剖面上，所述底部屏蔽电极呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构；所述顶部屏蔽电极纵向叠加在所述底部屏蔽电极的顶部，在沿所述沟槽的宽度方向的剖面上，所述顶部屏蔽电极呈矩形或者顶部带有上凸圆弧的多边形，所述顶部屏蔽电极的宽度小于所述底部屏蔽电极的顶边宽度并在所述顶部屏蔽电极的两个侧面和对应的所述沟槽侧面之间形成沟槽栅电极的形成区域；
所述屏蔽电极的电极材料层填充于氧化膜沟槽中，所述氧化膜沟槽形成于所述沟槽中，且所述氧化膜沟槽是通过对完全填充所述沟槽的氧化膜进行刻蚀后形成，所述氧化膜沟槽分成底部氧化膜沟槽和顶部氧化膜沟槽；所述顶部氧化膜沟槽的开口大于等于所述底部氧化膜沟槽的开口，所述顶部氧化膜沟槽的侧面垂直或接近垂直，所述底部氧化膜沟槽的侧面倾斜；
由所述沟槽中剩余的氧化膜组成屏蔽介质膜，位于所述底部氧化膜沟槽侧面的所述屏蔽介质膜的厚度大于等于所述顶部氧化膜沟槽侧面的所述屏蔽介质膜的厚度且从所述沟槽的顶部到底部方向上位于所述底部氧化膜沟槽侧面的所述屏蔽介质膜的厚度逐渐增加；
在沿所述沟槽的宽度方向的剖面上，所述底部氧化膜沟槽呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构；
所述底部屏蔽电极由填充于所述底部氧化膜沟槽中的电极材料层组成；
所述顶部屏蔽电极由填充于所述顶部氧化膜沟槽的电极材料层组成，且所述顶部屏蔽电极的电极材料层完全填充所述顶部氧化层沟槽之后围成所述顶部氧化层沟槽的屏蔽介质膜被去除且所述顶部屏蔽电极的横向尺寸被缩小，在横向尺寸缩小后的所述顶部屏蔽电极两侧形成有所述沟槽栅电极的形成区域；
所述沟槽栅电极，由填充于所述沟槽栅电极的形成区域的沟槽中的电极材料层组成；所述沟槽栅电极通过栅极间隔离介质膜和所述屏蔽电极隔离；所述栅极间隔离介质膜包覆所述顶部屏蔽电极的侧面以及所述顶部屏蔽电极外的所述底部屏蔽电极的顶部表面；所述沟槽栅电极和所述沟槽的侧面之间隔离有栅介质膜；
沟道区由形成于所述第一导电类型外延层中的第二导电类型阱组成，所述沟槽栅电极在纵向上穿过所述沟道区且被所述沟槽栅电极侧面覆盖的所述沟道区的表面用于形成沟道；
所述沟道区底部的所述第一导电类型外延层组成漂移区；在所述屏蔽栅功率器件为反向偏置状态下，所述底部屏蔽电极对所述漂移区进行横向耗尽，从所述沟槽的顶部到底部方向上，所述屏蔽介质膜的厚度呈逐渐增加的结构使所述漂移区的电场强度分布的均匀性增加。
2.如权利要求1所述的屏蔽栅功率器件，其特征在于：所述顶部屏蔽电极的顶部表面等于或高于所述沟槽栅电极的顶部表面；或者，所述顶部屏蔽电极的顶部表面低于所述沟槽栅电极的顶部表面。
3.如权利要求1所述的屏蔽栅功率器件，其特征在于：所述顶部屏蔽电极的顶部表面低于所述沟槽栅电极的顶部表面；所述栅极间隔离介质膜同时也包覆所述顶部屏蔽电极的顶部表面，所述顶部屏蔽电极的两侧的所述沟槽栅电极横向延伸到所述顶部屏蔽电极的顶部的所述栅极间隔离介质膜的表面。
4.如权利要求3所述的屏蔽栅功率器件，其特征在于：在所述导通区的外侧还包括栅电极连接区；
所述栅电极连接区中形成有和所述导通区的沟槽相连通的沟槽，所述栅电极连接区的沟槽中也形成有屏蔽介质膜、屏蔽电极、沟槽栅电极、栅极间隔离介质膜和栅介质膜，所述导通区中的沟槽栅电极和所述栅电极连接区的沟槽栅电极相连接并通过形成于所述栅电极连接区的沟槽栅电极顶部的接触孔连接到由正面金属层形成的栅极，所述栅电极连接区的接触孔的底部直接落在对应的所述沟槽中并和所述沟槽栅电极连接。
5.如权利要求1所述的屏蔽栅功率器件，其特征在于：所述屏蔽介质膜由热氧化膜和化学气相淀积的氧化膜叠加形成。
6.如权利要求1所述的屏蔽栅功率器件，其特征在于：所述沟槽的底部表面的所述屏蔽介质膜的厚度大于等于位于所述沟槽的侧面的所述屏蔽介质膜的厚度。
7.如权利要求1所述的屏蔽栅功率器件，其特征在于：所述底部屏蔽电极的侧面的倾斜角为76度～85度。
8.如权利要求1所述的屏蔽栅功率器件，其特征在于：源区由形成于所述第二导电类型阱表面的第一导电类型的重掺杂区组成，所述源区通过接触孔连接到由正面金属层组成的源极；
在所述导通区的外侧还包括屏蔽电极连接区和栅电极连接区；
所述屏蔽电极连接区中形成有和所述导通区的沟槽相连通的沟槽，所述屏蔽电极连接区的沟槽中也形成有屏蔽介质膜和屏蔽电极，所述导通区中的屏蔽电极和所述屏蔽电极连接区的屏蔽电极相连接并通过形成于所述屏蔽电极连接区的屏蔽电极顶部的接触孔连接到所述源极；
所述栅电极连接区中形成有和所述导通区的沟槽相连通的沟槽，所述栅电极连接区的沟槽中也形成有屏蔽介质膜、屏蔽电极、沟槽栅电极、栅极间隔离介质膜和栅介质膜，所述导通区中的沟槽栅电极和所述栅电极连接区的沟槽栅电极相连接并通过形成于所述栅电极连接区的沟槽栅电极顶部的接触孔连接到由正面金属层形成的栅极。
9.如权利要求8所述的屏蔽栅功率器件，其特征在于：所述接触孔中填充的金属材料和所述正面金属层的金属材料相同；或者，所述接触孔中填充的金属材料和所述正面金属层的金属材料不同。
10.如权利要求1所述的屏蔽栅功率器件，其特征在于：所述第一导电类型外延层为掺杂均匀的一层外延层结构；或者，所述第一导电类型外延层由第一外延子层和第二外延子层叠加形成，所述第一外延子层和所述第二外延子层的掺杂浓度不同，所述第二外延子层位于所述第一外延子层的顶部，所述沟道区位于所述第二外延子层中，所述屏蔽电极位于所述第一外延子层中。
11.如权利要求1所述的屏蔽栅功率器件，其特征在于：所述屏蔽电极的电极材料层为多晶硅，所述沟槽栅电极的电极材料层为多晶硅；或者，所述屏蔽电极的电极材料层为金属钨硅，所述沟槽栅电极的电极材料层为金属钨硅。
12.一种屏蔽栅功率器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供一表面形成有第一导电类型外延层的第一导电类型半导体衬底，在所述半导体衬底表面依次形成由第一氧化膜、第二氮化膜和第三氧化膜叠加形成的硬质掩模层；采用光刻刻蚀工艺依次对所述硬质掩模层和所述半导体衬底进行刻蚀形成沟槽，所述沟槽位于所述第一导电类型外延层中；
步骤二、采用热氧化工艺在所述沟槽的侧面和底部表面形成第四热氧化膜；
步骤三、采用湿法刻蚀工艺去除所述第四热氧化膜，所述第三氧化膜也同时被去除；所述湿法刻蚀工艺完成后所述沟槽的开口宽度大于所述第二氮化膜的开口宽度，在横向上所述第二氮化膜的侧面会比对应的所述沟槽的侧面凸出；
步骤四、进行氧化膜生长在所述沟槽的侧面和底部表面形成第五氧化膜，在横向上所述第五氧化膜的侧面会比对应的所述第二氮化膜的侧面凸出或所述第五氧化膜的侧面和对应的所述第二氮化膜的侧面平齐；
步骤五、采用化学气相淀积工艺形成第六氧化膜，所述第六氧化膜将所述沟槽完全填充；所述第六氧化膜也延伸到所述第二氮化膜的表面；
步骤六、采用干法刻蚀或化学机械研磨工艺将所述第二氮化膜的表面的氧化膜去除；
采用干法刻蚀工艺对填充于所述沟槽中的氧化膜进行刻蚀并形成氧化膜沟槽，所述氧化膜沟槽分成底部氧化膜沟槽和顶部氧化膜沟槽；
所述顶部氧化膜沟槽的开口大于等于所述底部氧化膜沟槽的开口，所述顶部氧化膜沟槽的侧面垂直或接近垂直，所述底部氧化膜沟槽的侧面倾斜；
由所述沟槽中剩余的氧化膜组成屏蔽介质膜，位于所述底部氧化膜沟槽侧面的所述屏蔽介质膜的厚度大于等于所述顶部氧化膜沟槽侧面的所述屏蔽介质膜的厚度且从所述沟槽的顶部到底部方向上位于所述底部氧化膜沟槽侧面的所述屏蔽介质膜的厚度逐渐增加；
在沿所述沟槽的宽度方向的剖面上，所述底部氧化膜沟槽呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构；
步骤七、将所述第二氮化膜去除并淀积电极材料层形成屏蔽电极，所述屏蔽电极将所述氧化膜沟槽完全填充；所述屏蔽电极分成底部屏蔽电极和顶部屏蔽电极；所述底部屏蔽电极填充于所述底部氧化膜沟槽中，所述顶部屏蔽电极形成于所述顶部氧化膜沟槽中；
在沿所述沟槽的宽度方向的剖面上，所述底部屏蔽电极呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构；
步骤八、对所述屏蔽电极进行第一次回刻将位于所述沟槽外的所述第一氧化膜表面的所述屏蔽电极材料去除；
步骤九、通过光刻保护住屏蔽电极连接区，之后对所述屏蔽电极连接区之外的所述屏蔽介质膜进行回刻，该回刻将所述顶部氧化膜沟槽所对应深度范围内的所述屏蔽介质膜去除并露出所述顶部屏蔽电极的侧面；
步骤十、对所述顶部屏蔽电极的横向尺寸进行缩小，在沿所述沟槽的宽度方向的剖面上，横向尺寸缩小后所述顶部屏蔽电极呈矩形或者顶部带有上凸圆弧的多边形，所述顶部屏蔽电极的宽度小于所述底部屏蔽电极的顶边宽度并在所述顶部屏蔽电极的两个侧面和对应的所述沟槽侧面之间形成沟槽栅电极的形成区域；
步骤十一、在所述顶部屏蔽电极的侧面以及所述顶部屏蔽电极外的所述底部屏蔽电极的顶部表面形成栅极间隔离介质膜；
在所述沟槽栅电极的形成区域的所述沟槽侧面形成栅介质膜；
在所述沟槽栅电极的形成区域的所述沟槽中填充电极材料层形成沟槽栅电极；
所述沟槽栅电极通过所述栅极间隔离介质膜和所述屏蔽电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有所述栅介质膜。
13.如权利要求12所述的屏蔽栅功率器件的制造方法，其特征在于：步骤十中采用干法或湿法刻蚀工艺对所述顶部屏蔽电极的横向尺寸进行缩小；或者，步骤十中采用对所述顶部屏蔽电极进行热氧化并去除热氧化膜的方法对所述顶部屏蔽电极的横向尺寸进行缩小。
14.如权利要求12或13所述的屏蔽栅功率器件的制造方法，其特征在于：步骤十中还包括使所述顶部屏蔽电极的纵向尺寸缩小的步骤，纵向尺寸缩小后的所述顶部屏蔽电极的顶部表面比所述沟槽的顶部低，步骤十一中形成的所述栅极间隔离介质膜同时也包覆所述顶部屏蔽电极的顶部表面，所述顶部屏蔽电极的两侧的所述沟槽栅电极横向延伸到所述顶部屏蔽电极的顶部的所述栅极间隔离介质膜的表面。
15.如权利要求14所述的屏蔽栅功率器件的制造方法，其特征在于：步骤十中纵向尺寸缩小后的所述顶部屏蔽电极的顶部表面比所述沟槽的顶部低
步骤六中所述顶部氧化膜沟槽的侧面倾角为88度～90度，所述底部氧化膜沟槽的侧面倾角为76度～85度。
CN201610357387.5A 2016-05-26 2016-05-26 屏蔽栅功率器件及其制造方法 Active CN105977298B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610357387.5A CN105977298B (zh) 2016-05-26 2016-05-26 屏蔽栅功率器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610357387.5A CN105977298B (zh) 2016-05-26 2016-05-26 屏蔽栅功率器件及其制造方法

Publications (2)

Publication Number Publication Date
CN105977298A CN105977298A (zh) 2016-09-28
CN105977298B true CN105977298B (zh) 2019-04-23

Family

ID=56956700

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610357387.5A Active CN105977298B (zh) 2016-05-26 2016-05-26 屏蔽栅功率器件及其制造方法

Country Status (1)

Country Link
CN (1) CN105977298B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110444595B (zh) * 2019-08-21 2022-11-04 江苏中科君芯科技有限公司 具有倒t型屏蔽栅的igbt器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7936009B2 (en) * 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
WO2013166078A1 (en) * 2012-04-30 2013-11-07 Vishay-Siliconix Semiconductor device
JP5799046B2 (ja) * 2013-03-22 2015-10-21 株式会社東芝 半導体装置
CN104779166B (zh) * 2015-04-04 2017-11-17 复旦大学 一种沟槽式分栅功率器件及其制造方法

Also Published As

Publication number Publication date
CN105977298A (zh) 2016-09-28

Similar Documents

Publication Publication Date Title
CN105702739B (zh) 屏蔽栅沟槽mosfet器件及其制造方法
CN105895709B (zh) 半导体器件和相关联的制造方法
CN105742185B (zh) 屏蔽栅功率器件及其制造方法
TWI399815B (zh) 具有優化的可製造性的垂直功率裝置的高壓結構及方法
TWI358089B (en) Method of manufacturing a superjunction device
CN105957892B (zh) 屏蔽栅功率器件及其制造方法
CN109065542A (zh) 一种屏蔽栅功率mosfet器件及其制造方法
US9391137B2 (en) Power semiconductor device and method of fabricating the same
CN103035721B (zh) 超级结器件及其制造方法
CN108735605A (zh) 改善沟槽底部场板形貌的屏蔽栅沟槽mosfet制造方法
CN105810724A (zh) 屏蔽栅功率器件及其制造方法
WO2006126164A2 (en) Edge termination for semiconductor device
CN107403839A (zh) 适用于深沟槽的功率半导体器件结构及制造方法
US10332967B2 (en) Semiconductor device and method for manufacturing the same
KR20150084854A (ko) 개선된 트렌치 보호를 갖는 트렌치 기반 디바이스
CN111933685B (zh) 碳化硅mosfet器件的元胞结构、其制备方法及碳化硅mosfet器件
CN108604551A (zh) 半导体装置以及用于制造这种半导体装置的方法
CN206976354U (zh) 适用于深沟槽的功率半导体器件结构
TWI458102B (zh) 具有多浮閘的溝渠ｍｏｓ阻障肖特基體
CN103208529B (zh) 半导体二极管以及用于形成半导体二极管的方法
CN103137710A (zh) 一种具有多种绝缘层隔离的沟槽肖特基半导体装置及其制备方法
CN112582468A (zh) Sgt器件及其制备方法
CN110943119A (zh) 窄台面超结mosfet
CN103035668A (zh) 横向堆叠超级接面功率半导体装置
CN105977298B (zh) 屏蔽栅功率器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: 518057 unit 601-602, building B, tefa information port, No.2 Kefeng Road, high tech Zone, Nanshan District, Shenzhen City, Guangdong Province

Patentee after: Shenzhen Shangyangtong Technology Co.,Ltd.

Address before: 518057 unit 601-602, building B, tefa information port, No.2 Kefeng Road, high tech Zone, Nanshan District, Shenzhen City, Guangdong Province

Patentee before: SHENZHEN SANRISE-TECH Co.,Ltd.

CP01 Change in the name or title of a patent holder