JP5358653B2 - トレンチゲート型トランジスタの製造方法 - Google Patents

Description

本発明は、トレンチゲート型トランジスタの製造方法に関する。

ＤＭＯＳトランジスタは、二重拡散されたＭＯＳ電界効果型トランジスタであり、電源回路やドライバー回路等の電力用半導体素子として用いられている。ＤＭＯＳトランジスタの一種として、トレンチゲート型トランジスタが知られている。

このトレンチゲート型トランジスタは、図２７に示すように、半導体層１１２に形成したトレンチ１１４内にゲート絶縁膜１１５形成し、トレンチ１１４内のゲート絶縁膜１１５を覆ってゲート電極１１６を形成したものである。また、トレンチ１１４の側壁の半導体層１１２の表面に、垂直方向の二重拡散により、不図示のボディ層とソース層とが形成される。

なお、トレンチゲート型トランジスタについては、特許文献１、２、３に記載されている。

特開２００５−３２２９４９号公報 特開２００３−１８８３７９号公報 特表２００５−５１００８７号公報

しかしながら、従来のトレンチゲート型トランジスタにおいては、ゲート容量（ゲート電極１１６、ゲート絶縁膜１１５、半導体層１１２からなる）が大きい、トレンチ１１４付近の半導体層１１２に結晶欠陥が発生しやすい、ゲート電界の集中によりゲート耐圧が低くなる等の問題があった。

本願に開示される発明の中、主なものは以下の通りである。本発明のトレンチゲート型トランジスタの製造方法は、半導体層にトレンチを形成する工程と、前記トレンチが形成された半導体層を熱酸化することにより、前記トレンチ内を含めて前記半導体層の表面に酸化膜を形成する工程と、前記酸化膜上にホトレジスト補強膜を形成する工程と、前記ホトレジスト補強膜上に前記トレンチ内を含めてホトレジスト層を形成する工程と、前記ホトレジスト層及び前記ホトレジスト補強膜をエッチバックすることにより、前記トレンチ内にのみ前記ホトレジスト層及び前記ホトレジスト補強膜を残し、前記酸化膜を露出する工程と、露出された前記酸化膜を前記ホトレジスト層及び前記ホトレジスト補強膜をマスクとしてエッチングし、前記半導体層の表面及び前記トレンチの側壁の上方の前記酸化膜を除去する工程と、前記ホトレジスト層及び前記ホトレジスト補強膜を除去する工程と、熱酸化により、前記トレンチの側壁の上方では第１の膜厚を有し、前記トレンチの側壁の下方及び前記トレンチの底面では第１の膜厚より厚い第２の膜厚を有するゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記トレンチの側壁上に前記ゲート酸化膜に接してボディ層を形成する工程と、を備えることを特徴とする。

また、本発明のトレンチゲート型トランジスタの製造方法は、半導体層にトレンチを形成する工程と、前記トレンチが形成された半導体層を熱酸化することにより、前記トレンチ内を含めて前記半導体層の表面に酸化膜を形成する工程と、前記酸化膜上にホトレジスト補強膜を形成する工程と、前記ホトレジスト補強膜上に前記トレンチ内を含めてＢＡＲＣを形成する工程と、前記ＢＡＲＣ上に前記トレンチ内を含めてホトレジスト層を形成する工程と、活性化領域上の前記ホトレジスト層に露光及び現像により開口を形成し、前記活性化領域上のＢＡＲＣを露出する工程と、前記ホトレジスト層をマスクとして、前記ＢＡＲＣ及び前記ホトレジスト補強膜をエッチングすることにより、前記トレンチの内に前記ＢＡＲＣ及び前記ホトレジスト補強膜を残し、前記酸化膜を露出する工程と、露出された前記酸化膜を前記ホトレジスト層及び前記ホトレジスト補強膜をマスクとしてエッチングし、前記半導体層の表面及び前記トレンチの側壁の上方の前記酸化膜を除去する工程と、前記ホトレジスト層、前記ＢＡＲＣ及び前記ホトレジスト補強膜を除去する工程と、熱酸化により、前記トレンチの側壁の上方では第１の膜厚を有し、前記トレンチの側壁の下方及び前記トレンチの底面では第１の膜厚より厚い第２の膜厚を有するゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記トレンチの側壁上に前記ゲート酸化膜に接してボディ層を形成する工程と、を備えることを特徴とする。

本発明のトレンチゲート型トランジスタの製造方法によれば、ゲート容量を低減することができる。また、結晶欠陥の発生を抑止するとともに、ゲート耐圧を向上させることができる。

本発明の第１及び第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第１及び第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。 従来例のトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。

[第１の実施形態]
本発明の第１の実施形態について図面を参照して説明する。図１は本実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。また、図２（Ａ）乃至図１４（Ａ）は、図１のＡ−Ａ線に沿った断面図であり、図２（Ｂ）乃至図１４（Ｂ）は、図１のＢ−Ｂ線に沿った断面図である。以下の説明では、トレンチゲート型トランジスタを、単に、トランジスタと呼ぶことにする。また、このトランジスタの導電型は限定されないが、以下の説明では、Ｎチャネル型である場合について説明する。

最初に、本実施形態によるトランジスタの概略の平面構成について図１を参照して説明する。ここでは、主要な構成要素のみについて説明する。このトランジスタでは、Ｐ型の半導体基板１０上にＮ＋型半導体層１１、Ｎ−型半導体層１２が形成されており、Ｎ−型半導体層１２の表面側には、ボディ層１９の形成された領域を通って、短辺と長辺を有する複数のトレンチ１４が形成されている。各トレンチ１４には、ゲート絶縁膜（不図示）を介してゲート電極１８が形成されている。各ゲート電極１８は、各トレンチ１４の一方の端で接続されており、トレンチ１４の外に延びている。トレンチ１４の外に延びたゲート電極１８は、層間絶縁膜（不図示）に設けられたコンタクトホールＨ１を通して、配線（不図示）と接続されている。

なお、このトランジスタに隣接して、同一のＮ−型半導体層１２上に、他の高耐圧ＭＯＳトランジスタ（不図示）が形成されてもよい。

以下に、本実施形態によるトレンチゲート型トランジスタ及びその製造方法について、図面を参照して説明する。

図２に示すように、Ｐ型の半導体基板１０の表面にＮ型不純物をドーピングした後、半導体層をエピタキシャル成長させることにより、Ｎ＋型半導体層１１、及びＮ−型半導体層１２を形成する。以下において、半導体基板１０はシリコン単結晶基板であり、Ｎ＋型半導体層１１及びＮ−型半導体層１２はシリコン単結晶半導体層であるとして説明するが、これに限られるものではない。次に、Ｎ−型半導体層１２上に、ＣＶＤ法又は熱酸化処理によりシリコン酸化膜１３を形成する。さらに、シリコン酸化膜１３上に、開口部Ｍ１を有したホトレジスト層Ｒ１を形成する。開口部Ｍ１は、短辺と長辺を有する複数の長方形を有している。

次に、図３に示すように、ホトレジスト層Ｒ１をマスクとしてシリコン酸化膜１３に対してエッチングを行い、シリコン酸化膜１３に開口部１３Ｍを形成する。ホトレジスト層Ｒ１の除去後、シリコン酸化膜１３をハードマスクとして、Ｎ−型半導体層１２に対してエッチングを行い、開口部１３Ｍに対応して、短辺と長辺を有した複数のトレンチ１４を形成する。このエッチングは、例えばＳＦ_６を含むエッチングガスを用いたドライエッチングである。そのため、トレンチ１４の底部におけるＮ−型半導体層１２の角部１２Ａ，１２Ｂは丸みを帯びて（即ちラウンドして）形成される。好ましくは、トレンチ１４の深さは約１．５μｍであり、その長辺は約５０μｍ、その短辺は約０．５μｍである。その後、シリコン酸化膜１３は除去される。

次に、図４に示すように、トレンチ１４内を含むＮ−型半導体層１２に対して熱酸化処理を行い、シリコン酸化膜１５Ａを形成する。好ましくは、この時点におけるシリコン酸化膜１５Ａの厚さは、約１００ｎｍである。シリコン酸化膜１５Ａは、トレンチ１４の底部におけるＮ−型半導体層１２の角部１２Ａ，１２Ｂの丸みを反映して、トレンチ１４の底部から側壁にかけて丸みを帯びて（即ちラウンドして）形成される。また、シリコン酸化膜１５Ａは、この熱酸化処理により、トレンチ１４内からトレンチ１４の外側のＮ−型半導体層１２上に延びる部分、即ちトレンチ１４の側壁の上端では、丸みを帯びて（即ちラウンドして）形成される。ここで、シリコン酸化膜１５ＡとＮ−型半導体層１２との界面に着目すると、トレンチ１４の側壁の上端におけるＮ−型半導体層１２の角部１２Ｃ，１２Ｄは丸みを帯びている（即ちラウンドしている）。

なお、同一のＮ−型半導体層１２上に他の高耐圧ＭＯＳトランジスタが形成される場合、シリコン酸化膜１５Ａは、そのゲート酸化膜と同時に形成される。また、シリコン酸化膜１５Ａの膜厚はＭＯＳトランジスタの耐圧特性によって変わる。

次に、図５に示すように、トレンチ１４内を含むシリコン酸化膜１５Ａ上に、ＣＶＤ法等により、ホトレジスト補強膜１６が形成される。ホトレジスト補強膜１６は、後述するウェットエッチング工程において、ホトレジスト層Ｒ１とシリコン酸化膜１５Ａとの界面にエッチング溶液が侵入して、残存させるべき箇所のシリコン酸化膜１５Ａが欠損してしまうことを防ぐものである。ホトレジスト補強膜１６は、好ましくはシリコン窒化膜からなり、その厚さは、約６０ｎｍである。

次に、図６に示すように、トレンチ１４内を含むホトレジスト補強膜１６上に、ホトレジスト層Ｒ２を形成する。その後、図７に示すように、ホトレジスト層Ｒ２及びホトレジスト補強膜１６の一部をエッチングバックして除去する。これにより、ホトレジスト層Ｒ２及びホトレジスト補強膜１６は、トレンチ１４内のみに残存され、トレンチ１４の端部から外側にかけてシリコン酸化膜１５Ａが露出される。

次に、図８に示すように、ホトレジスト層Ｒ２及びホトレジスト補強膜１６をマスクとして、露出されたシリコン酸化膜１５Ａに対してエッチングを行う。このエッチングは、フッ酸系等のエッチング溶液を用いたウェットエッチングであることが好ましい。これにより、Ｎ−型半導体層１２の表面及びトレンチ１４の側壁の上方（即ちトレンチ１４の開口部の近い領域）からトレンチ１４の外側にかけてシリコン酸化膜１５Ａが除去され、Ｎ−型半導体層１２が露出される。トレンチ１４内で除去されるシリコン酸化膜１５Ａの領域は、トレンチ１４の開口部から底部へ向って、約６００ｎｍ〜１μｍである。その後、図９に示すように、ホトレジスト層Ｒ２及びホトレジスト補強膜１６を除去する。

次に、図１０に示すように、Ｎ−型半導体層１２に対して熱酸化処理を行うことにより、トレンチ１４の側壁の上方からトレンチ１４の外側にかけて、トレンチ１４の底部のシリコン酸化膜１５Ａよりも薄いシリコン酸化膜１５Ｂが形成される。トレンチ１４の側壁の上端におけるシリコン酸化膜１５Ｂは、Ｎ−型半導体層１２の角部１２Ｃ，１２Ｄの丸みを反映して、丸みを帯びて（即ちラウンドして）形成される。シリコン酸化膜１５Ａ及びシリコン酸化膜１５Ｂは、ゲート絶縁膜として機能する。

トレンチ１４の側壁の上方の薄いシリコン酸化膜１５Ｂの厚さ（本発明の第１の膜厚の一例）は、約７ｎｍ〜２０ｎｍであり、好ましくは約１５ｎｍである。また、トレンチ１４の底部のシリコン酸化膜１５Ａの厚さ（本発明の第２の膜厚の一例）は、約５０ｎｍ〜２００ｎｍ、好ましくは約１００ｎｍとなる。

次に、図１１に示すように、シリコン酸化膜１５Ａ及びシリコン酸化膜１５Ｂを覆うポリシリコン層１８Ｐを形成し、それに対して不純物のドーピングを行う。この不純物は、Ｎ型の不純物であることが好ましい。

その後、図１２に示すように、ポリシリコン層１８Ｐ上であってトレンチ１４の端部と一部重畳する領域に、ホトレジスト層Ｒ３を形成する。次に、ホトレジスト層Ｒ３をマスクとして、ポリシリコン層１８Ｐに対してエッチングを行うことにより、各トレンチ１４から、その外側の端部に延びるゲート電極１８を形成する。トレンチ１４内からその外側に延びるゲート電極１８の引き出し部１８Ｓは、丸みを帯びた角部１２Ｃで薄いシリコン酸化膜１５Ｂと接している。また、各ゲート電極１８は、トレンチ１４の外側のシリコン酸化膜１５Ｂ上で互いに接続されている。このエッチングは、例えばプラズマエッチングである。その後、ホトレジスト層Ｒ３は除去される。

次に、図１３に示すように、Ｎ−型半導体層１２において、各トレンチ１４の周囲に、垂直方向にＰ型の不純物をイオン注入することで、Ｐ型のボディ層１９を形成する。さらに、ボディ層１９の表面に、各トレンチ１４の長辺方向に沿ってＮ型の不純物をイオン注入することにより、ソース層２１を形成する。なお、ボディ層１９とソース層２１の活性化や不純物分布を調整するために、熱処理を行うことが好ましい。

次に、図１４に示すように、シリコン酸化膜１５Ｂ及びゲート電極１８を覆う層間絶縁膜２４を形成する。層間絶縁膜２４上には、層間絶縁膜２４に設けられたコンタクトホールＨ１を通してゲート電極１８と接続される配線層２５が形成される。また、層間絶縁膜２４上には、シリコン酸化膜１５Ｂ及び層間絶縁膜２４に設けられたコンタクトホールＨ２を通してソース層２１と接続されるソース電極２３が形成される。

こうして完成したトランジスタでは、配線層２５からゲート電極１８に閾値以上の電位が印加されると、トレンチ１４の側壁のボディ層１９の表面がＮ型に反転してチャネルが形成される。これにより、ソース電極２３とドレインＤとなるＮ−型半導体層１２及びＮ＋型半導体層１１の間に電流を流すことができる。

そして、トレンチ１４の底部及びその近傍の側壁において、シリコン酸化膜１５Ａは厚く形成されているため、ゲート容量（ゲート電極１８、シリコン酸化膜１５Ａ、及びＮ−型半導体層１２からなる）を低減することができる。

また、トレンチ１４の底部及びその近傍の側壁では、Ｎ−型半導体層１２の角部１２Ａ，１２Ｂが丸みを帯びているため、Ｎ−型半導体層１２の結晶欠陥が発生しにくくなると共に、シリコン酸化膜１５Ａの厚さが均一となってゲート電界が分散され、ゲート耐圧の低下を抑止できる。

一方、トレンチ１４の側壁の上方では、トランジスタの活性化領域（ボディ層１９が形成される領域）において、薄いシリコン酸化膜１５Ｂがゲート絶縁膜として形成されているので、優れたトランジスタ特性（低い閾値、低オン抵抗）を得ることができる。

さらに、トレンチ１４の側壁の上端では、ゲート電極１８の引き出し部１８Ｓの近傍において、シリコン酸化膜１５ＢがＮ−型半導体層１２の角部１２Ｃ，１２Ｄを反映して丸みを帯びて形成されるため、ゲート電極１８とＮ−型半導体層１２との間のゲートリーク電流を低減できる。

なお、本実施形態の変形例として、図１５に示すように、ドレイン引き出し部２６及びドレイン電極２７を形成してもよい。この場合、層間絶縁膜２４を形成する前に、Ｎ−型半導体層１２に開口部１２Ｈを形成して、その開口部１２Ｈ内に絶縁膜２８を形成し、ドレイン引き出し部２６を埋め込む。その後、層間絶縁膜２４を形成し、層間絶縁膜２４を貫通する貫通孔Ｈ３を形成し、その貫通孔Ｈ３内にドレイン引き出し部２６と接続されたドレイン電極２７を形成する。

また、本実施形態の他の変形例として、ゲート電極１８は、図１のように各トレンチ１４の端で互いに接続されずに、図１６の平面図に示すように、トレンチ１４毎に分離されて孤立するように形成されてもよい。その他の構成は図１と同様である。これにより、ポリシリコン層１８Ｐに対するエッチングがプラズマエッチングである場合において、そのポリシリコン層１８Ｐからなるゲート電極１８の面積が小さくなるため、ゲート電極１８に対するプラズマダメージを極力抑えることができる。従って、トランジスタの信頼性を向上させることができる。

［第２の実施形態］
本発明の第２の実施形態について図面を参照して説明する。このトランジスタの概略の平面構成については、図１と同様である。

以下に、本実施形態によるトレンチゲート型トランジスタ及びその製造方法について、図面を参照して説明する。図１７（Ａ）乃至図２６（Ａ）は、図１のＡ−Ａ線に沿った断面図であり、図１７（Ｂ）乃至図２６（Ｂ）は、図１のＢ−Ｂ線に沿った断面図である。図１７乃至図２６において、図２乃至図１４と同様の構成要素については同一の符号を付す。

最初に、第１の実施形態における図２乃至図５の工程と同様にして、半導体基板１０上にＮ＋型半導体層１１及びＮ−型半導体層１２を形成し、Ｎ−型半導体層１２には、トレンチ１４を形成する。トレンチ１４内を含むＮ−型半導体層１２上には、シリコン酸化膜１５Ａと同様のシリコン酸化膜３５Ａ、及びホトレジスト補強膜１６と同様のホトレジスト補強膜３６を形成する。

なお、同一のＮ−型半導体層１２上に他の高耐圧ＭＯＳトランジスタが形成される場合、シリコン酸化膜３５Ａは、そのゲート酸化膜と同時に形成される。また、シリコン酸化膜３５Ａの膜厚はＭＯＳトランジスタの耐圧特性によって変わる。

次に、図１７に示すように、トレンチ１４内を含むホトレジスト補強膜３６上に、反射防止層の一つであるＢＡＲＣ（Bottom Anti-Reflection Coating）３７を形成する。さらに、トレンチ１４内を含むＢＡＲＣ３７上に、ホトレジスト層Ｒ４を形成する。ＢＡＲＣ３７は、流体として形成された後に固化する性質を有し、かつ、ホトレジスト層Ｒ４のフォトリソグラフィ工程において除去されない性質を有する。この性質により、トレンチ１４の底部におけるＢＡＲＣ３７の厚さは、それより上方の側壁からトレンチ１４の外にかけて延在するＢＡＲＣ３７の厚さよりも厚く形成される。このような性質を有するものであれば、ＢＡＲＣ３７の替わりに、他の材料を形成してもよい。例えば、ホトレジスト層Ｒ４がポジ型ホトレジスト層である場合、ＢＡＲＣ３７の替わりに、ネガ型ホトレジスト層を形成してもよい。

次に、図１８に示すように、フォトリソグラフィ工程、即ち露光及び現像によりホトレジスト層Ｒ４に開口部Ｍ４を設ける。開口部Ｍ４は、Ｎ−型半導体層１２のうちトランジスタの活性化領域となる領域上を開口している。ここで、トランジスタの活性化領域とは、ボディ層１９の形成される領域を含む領域である。以下、トランジスタの活性化領域を、単に、活性化領域と呼ぶことにする。

次に、図１９に示すように、ホトレジスト層Ｒ４をマスクとして、ホトレジスト補強膜３６及びＢＡＲＣ３７をエッチングして除去する。このエッチングでは、トレンチ１４の外側の活性化領域上では、ホトレジスト補強膜３６及びＢＡＲＣ３７が除去され、シリコン酸化膜３５Ａが露出される。一方、トレンチ１４内では、ホトレジスト補強膜３６及びＢＡＲＣ３７が残存する。これは、トレンチ１４内と外側とでは、ＢＡＲＣ３７の厚さが異なるため、トレンチ１４の外側のＢＡＲＣ３７が、それよりも厚いトレンチ１４内の底部のＢＡＲＣ３７より先にエッチング除去されるためである。

なお、ホトレジスト層Ｒ４がポジ型である場合には、図１８のフォトリソグラフィ工程により開口部Ｍ４を設ける際、トレンチ１４の底部における光の乱反射が、反射防止層であるＢＡＲＣ３７によって抑止されるため、所望の領域でホトレジスト層Ｒ４がＢＡＲＣ３７上に残存し易くなる。これにより、トレンチ１４内のＢＡＲＣ３７のエッチングを、トレンチ１４の外側よりも確実に遅らせることができる。

次に、図２０に示すように、ホトレジスト層Ｒ４、トレンチ１４内のホトレジスト補強膜３６及びＢＡＲＣ３７をマスクとして、シリコン酸化膜３５Ａに対してエッチングを行う。これにより、トレンチ１４の外側におけるＮ−型半導体層１２の表面、及びトレンチ１４の側壁の上方（即ちトレンチ１４の開口部の近い領域）におけるシリコン酸化膜３５Ａが除去される。トレンチ１４内で除去されるシリコン酸化膜３５Ａの領域は、トレンチ１４の開口部から底部へ向って、約６００ｎｍ〜１μｍである。その後、図２１に示すように、ホトレジスト層Ｒ４、ホトレジスト補強膜３６、及びＢＡＲＣ３７を除去する。

次に、図２２に示すように、熱酸化処理を行うことにより、活性化領域であって、トレンチ１４の長辺方向に沿った側壁の上方からトレンチ１４の外側にかけて、トレンチ１４の底部のシリコン酸化膜３５Ａよりも薄いシリコン酸化膜３５Ｂが形成される。一方、トレンチ１４の短辺方向に沿った側壁の上端におけるシリコン酸化膜３５Ａは、さらに厚さが増し、また、Ｎ−型半導体層１２の角部１２Ｃの丸みを反映して、丸みを帯びて（即ちラウンドして）形成される。シリコン酸化膜３５Ａ及びシリコン酸化膜３５Ｂは、ゲート絶縁膜として機能する。

薄いシリコン酸化膜３５Ｂの厚さ（本発明の第１の膜厚の一例）は、約７ｎｍ〜２０ｎｍであり、好ましくは約１５ｎｍである。また、厚いシリコン酸化膜３５Ａの厚さ（本発明の第２の膜厚の一例）は、約５０ｎｍ〜２００ｎｍ、好ましくは約１００ｎｍとなる。

次に、図２３に示すように、シリコン酸化膜３５Ａ及びシリコン酸化膜３５Ｂを覆うポリシリコン層３８Ｐを形成し、それに対して不純物のドーピングを行う。この不純物は、Ｎ型の不純物であることが好ましい。

その後、図２４に示すように、ポリシリコン層３８Ｐ上であってトレンチ１４の端部と一部重畳する領域に、ホトレジスト層Ｒ５を形成する。次に、ホトレジスト層Ｒ５をマスクとして、ポリシリコン層３８Ｐに対してエッチングを行うことにより、各トレンチ１４から、その外側の端部に延びるゲート電極３８を形成する。トレンチ１４内からその外側に延びるゲート電極３８の引き出し部１８Ｓは、丸みを帯びた角部１２Ｃで厚いシリコン酸化膜３５Ａと接している。また、各ゲート電極３８は、トレンチ１４の外側で互いに接続されている。このエッチングは、例えばプラズマエッチングである。その後、ホトレジスト層Ｒ５は除去される。

次に、図２５に示すように、第１の実施形態と同様に、Ｎ−型半導体層１２において、ボディ層１９を形成する。さらに、ボディ層１９の表面に、ソース層２１を形成する。なお、ボディ層１９とソース層２１の活性化や不純物分布を調整するために、熱処理を行うことが好ましい。

次に、図２６に示すように、シリコン酸化膜３５Ａ，３５Ｂ、及びゲート電極３８を覆う層間絶縁膜２４を形成する。層間絶縁膜２４上には、層間絶縁膜２４に設けられたコンタクトホールＨ１を通してゲート電極３８と接続される配線層２５が形成される。また、層間絶縁膜２４上には、シリコン酸化膜３５Ｂ及び層間絶縁膜２４に設けられたコンタクトホールＨ２を通してソース層２１と接続されるソース電極２３が形成される。

こうして完成したトランジスタでは、配線層２５からゲート電極３８に閾値以上の電位が印加されると、トレンチ１４の側壁のボディ層１９の表面がＮ型に反転してチャネルが形成される。これにより、ソース電極２３とドレインＤとなるＮ−型半導体層１２及びＮ＋型半導体層１１の間に電流を流すことができる。

そして、トレンチ１４の底部及びその近傍の側壁において、シリコン酸化膜３５Ａは厚く形成されているため、ゲート容量（ゲート電極３８、シリコン酸化膜３５Ａ、及びＮ−型半導体層１２からなる）を低減することができる。

また、トレンチ１４の底部及びその近傍の側壁では、Ｎ−型半導体層１２の角部１２Ａ，１２Ｂが丸みを帯びているため、Ｎ−型半導体層１２の結晶欠陥が発生しにくくなると共に、シリコン酸化膜３５Ａの厚さが均一となってゲート電界が分散され、ゲート耐圧の低下を抑止できる。

一方、トレンチ１４の側壁の上方では、トランジスタの活性化領域（ボディ層１９が形成される領域）において、薄いシリコン酸化膜３５Ｂがゲート絶縁膜として形成されているので、優れたトランジスタ特性（低い閾値、低オン抵抗）を得ることができる。

さらに、トレンチ１４の側壁の上端では、ゲート電極３８の引き出し部３８Ｓの近傍において、シリコン酸化膜３５Ａが厚いゲート絶縁膜として機能することにより、ゲート電極３８の引き出し部３８ＳとＮ−型半導体層１２の角部１２Ｃとの距離が長く確保される。また、その箇所のシリコン酸化膜３５Ａは、Ｎ−型半導体層１２の角部１２Ｃを反映して丸みを帯びて形成されている。これにより、ゲート電極３８とＮ−型半導体層１２の角部１２Ｃとの間のゲートリーク電流を低減できる。

なお、本実施形態の変形例として、第１の実施形態の図１５に示したものと同様に、ドレイン引き出し部２６及びドレイン電極２７を形成してもよい。この場合、層間絶縁膜２４を形成する前に、Ｎ−型半導体層１２に開口部１２Ｈを形成して、その開口部１２Ｈ内に絶縁膜２８を形成し、ドレイン引き出し部２６を埋め込む。その後、層間絶縁膜２４を形成し、層間絶縁膜２４を貫通する貫通孔Ｈ３を形成し、その貫通孔Ｈ３内にドレイン引き出し部２６と接続されたドレイン電極２７を形成する。

また、本実施形態の他の変形例として、ゲート電極３８は、第１の実施形態の図１６に示したものと同様に、トレンチ１４毎に分離されて孤立するように形成されてもよい。この場合においても第１の実施形態と同等の効果を得ることができる。

なお、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、上記実施形態ではＮチャネル型のトランジスタについて説明したが、本発明は、Ｐチャネル型のトランジスタについても、ソース層２１、ボディ層１９等の導電型を逆導電型に変更することにより、適用することができる。

また、本発明は、トレンチゲート型のＩＧＢＴなどの埋め込みゲート電極を有するデバイスにも適用することができる。

１０ 半導体基板 １１ Ｎ＋型半導体層
１２ Ｎ−型半導体層
１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１１２Ｃ 角部
１３，１５Ａ，１５Ｂ シリコン酸化膜
１４ トレンチ
１５Ａ，１５Ｂ，３５Ａ，３５Ｂ シリコン酸化膜
１６，３６ ホトレジスト補強膜 １８，３８ ゲート電極
１８Ｐ，３８Ｐ ポリシリコン層 １８Ｓ，３８Ｓ，１１６Ｓ 引き出し部
１９ ボディ層 ２１ ソース層
２３ ソース電極 ２４ 層間絶縁膜
２５ 配線層 ２６ ドレイン引き出し部
２７ ドレイン電極 ２８ 絶縁膜
１１５ ゲート絶縁膜
Ｈ１，Ｈ２ コンタクトホール Ｈ３ 貫通孔
Ｒ１〜Ｒ５ ホトレジスト層 Ｍ１〜Ｍ４，１３Ｍ，１５Ｍ 開口部

Claims (5)

1. 半導体層にトレンチを形成する工程と、
   前記トレンチが形成された半導体層を熱酸化することにより、前記トレンチ内を含めて前記半導体層の表面に酸化膜を形成する工程と、
   前記酸化膜上にホトレジスト補強膜を形成する工程と、
   前記ホトレジスト補強膜上に前記トレンチ内を含めてホトレジスト層を形成する工程と、
   前記ホトレジスト層及び前記ホトレジスト補強膜をエッチバックすることにより、前記トレンチ内にのみ前記ホトレジスト層及び前記ホトレジスト補強膜を残し、前記酸化膜を露出する工程と、
   露出された前記酸化膜を前記ホトレジスト層及び前記ホトレジスト補強膜をマスクとしてエッチングし、前記半導体層の表面及び前記トレンチの側壁の上方の前記酸化膜を除去する工程と、
   前記ホトレジスト層及び前記ホトレジスト補強膜を除去する工程と、
   熱酸化により、前記トレンチの側壁の上方では第１の膜厚を有し、前記トレンチの側壁の下方及び前記トレンチの底面では第１の膜厚より厚い第２の膜厚を有するゲート酸化膜を形成する工程と、
   前記ゲート酸化膜上にゲート電極を形成する工程と、
   前記トレンチの側壁上に前記ゲート酸化膜に接してボディ層を形成する工程と、を備えることを特徴とするトレンチゲート型トランジスタの製造方法。
2. 半導体層にトレンチを形成する工程と、
   前記トレンチが形成された半導体層を熱酸化することにより、前記トレンチ内を含めて前記半導体層の表面に酸化膜を形成する工程と、
   前記酸化膜上にホトレジスト補強膜を形成する工程と、
   前記ホトレジスト補強膜上に前記トレンチ内を含めてＢＡＲＣを形成する工程と、
   前記ＢＡＲＣ上に前記トレンチ内を含めてホトレジスト層を形成する工程と、
   活性化領域上の前記ホトレジスト層に露光及び現像により開口を形成し、前記活性化領域上のＢＡＲＣを露出する工程と、
   前記ホトレジスト層をマスクとして、前記ＢＡＲＣ及び前記ホトレジスト補強膜をエッチングすることにより、前記トレンチの内に前記ＢＡＲＣ及び前記ホトレジスト補強膜を残し、前記酸化膜を露出する工程と、
   露出された前記酸化膜を前記ホトレジスト層及び前記ホトレジスト補強膜をマスクとしてエッチングし、前記半導体層の表面及び前記トレンチの側壁の上方の前記酸化膜を除去する工程と、
   前記ホトレジスト層、前記ＢＡＲＣ及び前記ホトレジスト補強膜を除去する工程と、
   熱酸化により、前記トレンチの側壁の上方では第１の膜厚を有し、前記トレンチの側壁の下方及び前記トレンチの底面では第１の膜厚より厚い第２の膜厚を有するゲート酸化膜を形成する工程と、
   前記ゲート酸化膜上にゲート電極を形成する工程と、
   前記トレンチの側壁上に前記ゲート酸化膜に接してボディ層を形成する工程と、を備えることを特徴とするトレンチゲート型トランジスタの製造方法。
3. 前記ホトレジスト補強膜はシリコン窒化膜であることを特徴とする請求項１又は請求項２に記載のトレンチゲート型トランジスタの製造方法。
4. 前記酸化膜を形成する工程において、前記酸化膜は前記トレンチ内から前記トレンチの外の前記半導体層上に延びる部分でラウンドするように熱酸化を行うことを特徴とする請求項１乃至請求項３のいずれか１項に記載のトレンチゲート型トランジスタの製造方法。
5. 前記酸化膜を形成する工程は、前記半導体層の表面に形成される高耐圧ＭＯＳトランジスタのゲート絶縁膜の形成工程と同一の工程で行われることを特徴とする請求項１乃至請求項４のいずれか１項に記載のトレンチゲート型トランジスタの製造方法。

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