JP5037476B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に高耐圧でかつオン抵抗が低くかつ素子特性の劣化が生じにくい半導体装置に関するものである。

従来の半導体装置の一種である縦型ＭＯＳＦＥＴでは、例えば、特許文献１でで開示されるように、デプレッション領域をドリフト層と同様にエピタキシャル成長で形成し、ベース領域およびソース領域をイオン注入で形成していた（特許文献１中の図１）。あるいは、ベース領域をドリフト層と同様にエピタキシャル成長で形成し、デプレッション領域およびソース領域をイオン注入で形成していた（特許文献１中の図６）。

特許公報第３２０６７２７号

従来の縦型ＭＯＳＦＥＴにおけるデプレッション領域の長さとドーピング濃度に関しては、デプレッション領域の長さに応じてオン抵抗を増加させないためのドーピング濃度の下限および素子耐圧を確保するための上限が存在する。特に、素子寸法の微細化を図った素子構造では、デプレッション領域のドーピング高不純物濃度化による低オン抵抗化、素子耐圧が低下しないためのチャネル領域下の低不純物濃度化が必須であった。しかしながら、特許文献１中の図１における素子構造では、ドリフト層とデプレッション領域が単一のエピタキシャル結晶層で形成されており、同一のドーピング濃度では必要な素子特性に対する最適設計が困難であるという問題があった。

一方、特許文献１中の図６における素子構成によれば、ドリフト層とデプレッション領域とはドーピングによって不純物濃度をそれぞれ独立に設定できるものの、ゲート電極下の高電界が印加されるデプレッション領域はエピタキシャル結晶成長したｐ型ベース領域に対して高不純物濃度のｎ型不純物をイオン注入する手段によって形成されるため、イオン注入の際、デプレッション領域に導入される結晶欠陥によって素子特性の劣化が生じる問題があった。

この発明は、上記のような問題点を解決するためになされたものであり、高素子耐圧・低オン抵抗でかつ素子特性の劣化が生じにくい半導体装置を得ることを目的とする。

この発明に係る半導体装置は、第１導電型の半導体基板と、第１導電型の半導体基板と、上記半導体基板上に形成された第１導電型のドリフト層と、上記ドリフト層上に形成され、上記ドリフト層より不純物濃度が高い第１導電型の半導体層と、上記半導体層中に設けられ所定の間隔で離間した複数の第２導電型のベース領域と、上記各ベース領域内にそれぞれ選択的に形成された第１導電型のソース領域と、上記各ソース領域の一部の表面上にそれぞれ設けられたソース電極と、上記ソース領域と上記ベース領域と上記半導体層とからなる表面にゲート絶縁膜を介して設けられたゲート電極と、上記半導体層上における上記複数のベース領域を取り囲む周囲部分に形成され、上記半導体層より不純物濃度が低い第１導電型の低不純物濃度半導体層と、上記周囲部分における上記低不純物濃度半導体層および上記半導体層の一部に形成され、一端を上記ベース領域に接しながら上記複数のベース領域を取り囲む第２導電型のガードリング領域と、を備えることとした。

本発明に係る半導体装置によれば、実用上充分な素子耐圧を有し、かつ素子特性の劣化が生じにくい半導体装置が容易に得られる。

実施の形態１．
本発明の実施の形態１による半導体装置の断面図を図１に示す。ｎ型半導体基板（第１導電型の半導体基板）１上に、層厚３〜３０μｍのｎ型ドリフト層（第１導電型のドリフト層）２、層厚０．３〜１．０μｍでｎ型ドリフト層２よりもｎ型不純物が高濃度にドーピングされたｎ型第１半導体層（第１導電型の第１半導体層）３、層厚０．３〜１．０μｍでｎ型ドリフト層２およびｎ型第１半導体層３よりもｎ型不純物が低濃度にドーピングされたｎ型第２半導体層（第１導電型の第２半導体層）４、が順次エピタキシャル成長によって形成されている。なお、以下、ｎ型第１半導体層３とｎ型第２半導体層４を併せてｎ型半導体層（第１導電型の半導体層）と称する。

所定の間隔に離間された層厚０．５〜１．５μｍの２つのｐ型ベース領域（第２導電型のベース領域）５がｎ型半導体層中に選択的に形成され、さらに、層厚０．２〜０．４μｍのｎ型ソース領域（第１導電型のソース領域）６が各ｐ型ベース領域５中にそれぞれ選択的に形成されている。ｐ型ベース領域５におけるｎ型半導体基板１側のｐｎ接合界面は、ｎ型ドリフト層２あるいはｎ型第２半導体層４と接する界面もしくはｎ型第１半導体層３中に形成されている。ｎ型ソース領域６とｐ型ベース領域５とｎ型第２半導体層４とからなるウエハ表面にゲート絶縁膜７、ゲート電極８、絶縁膜９で構成されたゲート構造が設けられている。

また、各ｎ型ソース領域６の表面上の一部に各ソース電極１０、ｎ型半導体基板１の裏面側にドレーン電極１１がそれぞれ設けられている。半導体装置におけるＭＯＳＦＥＴ部の周囲領域、すなわち、２つのｐ型ベース領域５を取り囲む領域のｎ型半導体層中には、一端が各ｐ型ベース領域５に接するようにしてｐ型ガードリング領域１２が設けられている。かかるｐ型ガードリング領域１２はウエハ表面に対して水平方向のｐｎ接合がｎ型第１半導体層３とｎ型第２半導体層４との界面近傍になるように設けられている。

以下、本実施の形態の半導体装置の動作について説明する。ゲート電極８にゲート電圧を印加するとゲート電極８直下のｐ型ベース領域５の表面近傍にチャネルが誘起され、ｎ型ソース領域６とｎ型第２半導体層４間が電気的に導通する。これによって、ソース電極１０からｐ型ソース領域６、ｎ型ベース領域５の表面近傍のチャネル領域、ｎ型第２半導体層４、ｎ型第１半導体層３、ｎ型ドリフト層２、ｎ型半導体基板１、を経てドレーン電極１１へと流れる電流経路ができる。かかる電流は、ゲート電極８に印加されるゲート電圧によって制御され、例えばスイッチング動作等が可能となる。なお、ゲート電極８直下のｎ型第２半導体層４やｎ型第１半導体層３にはデプレッション領域が形成される。

次に、上述の各層の不純物濃度について説明する。本実施の形態の半導体装置では、ｎ型ドリフト層２の不純物濃度をＮ_１，ｎ型第１半導体層３の不純物濃度をＮ_２、ｎ型第２半導体層４の不純物濃度をＮ_３とすると、
Ｎ_３＜Ｎ_１＜Ｎ_２ （１）
の関係を有する。このような構成では、ゲート電極８直下のデプレッション領域に相当するｎ型第２半導体層４の不純物濃度はｎ型ドリフト層２より低濃度であるため、ゲート電圧印加の際に空乏領域が層厚方向に深く伸長する結果、素子耐圧は従来の素子構造に比べて格段に向上する。一方、ｎ型ドリフト層２とｎ型第２半導体層４との間に設けられたｎ型第１半導体層３の不純物濃度はｎ型ドリフト層２より高濃度であるため、かかる領域の抵抗が従来に比べて減少する結果、オン抵抗の実効的な低減が実現できる。

以下に、各層毎の好適な不純物濃度を具体的に説明する。ｎ型ドリフト層２の不純物濃度Ｎ_１は２．０×１０^１５ｃｍ^−３以上５.０×１０^１６ｃｍ^−３以下の範囲、ｎ型第１半導体層３はｎ型ドリフト層２の不純物濃度Ｎ_１に対して１．２〜３．０倍、つまり１．２Ｎ_１以上３．０Ｎ_１以下の範囲の不純物濃度、ｎ型第２半導体層４はｎ型ドリフト層２の不純物濃度Ｎ_１に対して０．３〜０．７倍、つまり０．３Ｎ_１以上０．７Ｎ_１以下の範囲が好適である。なお、かかる各不純物濃度の範囲内では、上述した（１）式を満足している。また、ｐ型ベース領域５は５．０×１０^１７ｃｍ^−３以上２．０×１０^１８ｃｍ^−３以下の範囲の不純物濃度、ｎ型ソース領域６は１．０×１０^１９ｃｍ^−３以上の不純物濃度がそれぞれ好適である。

本実施の形態の素子構造では、チャネル領域長、つまり、ｐ型ベース領域５を介して対向するゲート電極８直下のｎ型第２半導体層４とｎ型ソース領域６との間の距離Ｌ_ｃｈは、１〜３μｍが好適である。また、デプレッション領域の幅、つまり、ゲート電極８直下のｎ型第２半導体層４のゲート長方向における幅２Ｌ_ｄは２〜７μｍが好適である。もっともＬ_ｃｈ，Ｌ_ｄはＭＯＳＦＥＴ部全体の寸法に依存するので、より普遍的には、Ｌ_ｄ／Ｌ_ｃｈが０．５〜３．０の場合に前述の優れた素子特性が得られる。

以上、本実施の形態の素子構造では、ＭＯＳＦＥＴ部におけるデプレッション領域の形成において、ｎ型ドリフト層２より高不純物濃度のｎ型第１半導体層３を導入することにより層厚方向の実効的な抵抗成分が減少するため動作時のオン抵抗の低減が可能となる一方、ゲート電極８直下に低不純物濃度のｎ型第２半導体層４を導入したため、従来の素子構造に比べて空乏領域は層厚方向に一層伸長するようになるので、素子耐圧の低下を効果的に防止できる。さらに、ゲート電極８直下でデプレッション領域に相当する部分はエピタキシャル成長によって形成されたｎ型第２半導体層４で構成されているため、かかる領域をイオン注入によって形成した従来の素子構造に比べて結晶欠陥密度が顕著に低減されるので、素子特性の劣化も格段に改善される。

また、素子周囲部分においてはガードリング領域１２の層厚方向のｐｎ接合が高不純物濃度のｎ型第１半導体層３中に、ウエハ表面に対して水平方向のｐｎ接合がｎ型第１半導体層３とｎ型第２半導体層４との界面近傍にそれぞれ形成され、それぞれの方向において不純物の濃度勾配が緩やかになるため、ｐ型ベース領域５の端部で生じる電界集中がガードリング領域１２に伸びる形で緩和され、終端構造として有効に機能するので、リーク電流の小さい優れた半導体装置が得られる。

実施の形態２．
本発明の実施の形態２による半導体装置の断面図を図２に示す。実施の形態１の半導体装置との構造上の相違は、実施の形態１の素子構造ではｎ型第１半導体層３とｎ型第２半導体層４の２つで構成されていた半導体層が、単一のｎ型半導体層４ａとなっている点である。ｎ型半導体層４ａの不純物濃度Ｎ_ｓはｎ型ドリフト層２の不純物濃度Ｎ_１よりも低不純物濃度のドーピングに設定されている。すなわち、
Ｎ_ｓ＜Ｎ_１ （２）
の関係が成立する。

実施の形態１の半導体装置ではオン抵抗を低減するためにｎ型ドリフト層２よりも高不純物濃度にドーピングされたｎ型第１半導体層３を導入したが、本実施の形態の半導体装置ではｎ型ドリフト層２の不純物濃度Ｎ_１でもオン抵抗への影響が少ない場合に対応したものである。このような素子構成によれば、ゲート電極８直下のデプレッション領域の形成において、低不純物濃度であるｎ型半導体層４ａを導入したことで、実用上充分な素子耐圧を確保することができる。

実施の形態３．
本発明の実施の形態３による半導体装置の断面図を図３に示す。実施の形態２の半導体装置との構造上の相違は、実施の形態２のｎ型半導体層４ａに代えてｎ型ドリフト層２より不純物濃度の高いｎ型半導体層３ａを設け、ＭＯＳＦＥＴ部の周辺部分のｎ型半導体層３ａ上にさらにｎ型第３半導体層（第１導電型の第３半導体層）１３を形成し、また、ガードリング領域１２ａがｎ型第３半導体層１３を貫通してｎ型半導体層３ａ中にその一端をベース領域５に接するように形成されている点にある。なお、ｎ型第３半導体層１３の不純物濃度はｎ型ドリフト層２およびｎ型半導体層３ａよりも低濃度に設定されている。

実施の形態２の素子構造では素子耐圧を確保するためにｎ型ドリフト層２よりも低不純物濃度にドーピングされたｎ型半導体層４ａをＭＯＳＦＥＴ部に導入したが、本実施の形態の素子構造ではｎ型ドリフト層２よりも高不純物濃度でドーピングされたｎ型半導体層３ａの不純物濃度設定でも、素子耐圧への影響が少ない場合に対応する。このような素子構成によれば、ｎ型ドリフト層２より高不純物濃度であるｎ型半導体層３ａを導入することにより、ｎ型半導体層３ａ中へのデプレッション領域形成時におけるオン抵抗が低減できる。

本実施の形態の素子構造では、ＭＯＳＦＥＴ部の周囲部分のガードリング領域１２ａにおけるウエハ表面に対して水平方向のｐｎ接合は高不純物濃度のｎ型半導体層３ａ内に形成される一方、層厚方向のｐｎ接合は低不純物濃度であるｎ型第３半導体層１３内でベース領域５に接している面と対向する端部に主に形成されるため、ｐ型ベース領域５の端部での電界集中がガードリング領域１２ａに伸びる形で緩和され、終端構造として有効に機能するので、リーク電流が小さい優れた半導体装置が得られる。

実施の形態４．
本発明の実施の形態４による半導体装置の断面図を図４に示す。実施の形態４の半導体装置では実施の形態１で示したＭＯＳＦＥＴ部に隣接して、ｎ型第２半導体層４上にベース領域５とも接続された形でアノード電極１４が形成され、ドレーン電極１１をカソード電極としたショットキダイオード領域がオンチップ化されている。かかる素子構造では、ショットキダイオード領域でもアノード電極１４は低不純物濃度化されたｎ型第２半導体層４と接している結果、ショットキダイオードの逆方向リーク電流を低減することができる。

本実施の形態の半導体装置では、実施の形態１で示した優れた特性を具備するＭＯＳＦＥＴ部に併せて、逆方向リーク電流の小さいショットキダイオードも同一半導体基板上でオンチップ化されているので、より高機能の半導体装置を得ることができる。

なお、上述の各実施の形態では、ｎ型の導電型を第１導電型、ｐ型の導電型を第２導電型としたが、逆の導電型の場合でも同様の効果を発揮する。

また、上述の各実施の形態では、半導体装置を構成する結晶材料については特に言及しなかったが、具体的な結晶材料としては、例えばシリコン（Ｓｉ）や炭化珪素（ＳｉＣ）が挙げられる。

実施の形態１による半導体装置の断面図である。 実施の形態２による半導体装置の断面図である。 実施の形態３による半導体装置の断面図である。 実施の形態４による半導体装置の断面図である。

符号の説明

１ ｎ型半導体基板（第１導電型の半導体基板）、 ２ ｎ型ドリフト層（第１導電型のドリフト層）、 ３ ｎ型第１半導体層（第１導電型の第１半導体層）、 ３ａ ｎ型半導体層（第１導電型の半導体層）、 ４ ｎ型第２半導体層（第１導電型の第２半導体層）、 ４ａ ｎ型半導体層（第１導電型の半導体層）、 ５ ｐ型ベース領域（第２導電型のベース領域）、 ６ ｎ型ソース領域（第１導電型のソース領域）、 ７ ゲート絶縁膜、 ８ ゲート電極、 ９ 絶縁膜、 １０ ソース電極、 １１ ドレーン電極、 １２、１２ａ ｐ型ガードリング領域、 １３ ｎ型第３半導体層（第１導電型の第３半導体層）、 １４ アノード電極。

Claims (4)

1. 第１導電型の半導体基板と、
   前記半導体基板上に形成された第１導電型のドリフト層と、
   前記ドリフト層上に形成され、前記ドリフト層より不純物濃度が高い第１導電型の半導体層と、
   前記半導体層中に設けられ所定の間隔で離間した複数の第２導電型のベース領域と、
   前記各ベース領域内にそれぞれ選択的に形成された第１導電型のソース領域と、
   前記各ソース領域の一部の表面上にそれぞれ設けられたソース電極と、
   前記ソース領域と前記ベース領域と前記半導体層とからなる表面にゲート絶縁膜を介して設けられたゲート電極と、
   前記半導体層上における前記複数のベース領域を取り囲む周囲部分に形成され、前記半導体層より不純物濃度が低い第１導電型の低不純物濃度半導体層と、
   前記周囲部分における前記低不純物濃度半導体層および前記半導体層の一部に形成され、一端を前記ベース領域に接しながら前記複数のベース領域を取り囲む第２導電型のガードリング領域と、を備えることを特徴とする半導体装置。
2. 前記低不純物濃度半導体層の不純物濃度は、前記ドリフト層より低いことを特徴とする請求項１記載の半導体装置。
3. 前記ガードリング領域は、前記低不純物濃度半導体層を貫通するように形成されていることを特徴とする請求項１記載の半導体装置。
4. 前記ガードリング領域は、前記ベース領域よりも底が浅い位置になるように形成されていることを特徴とする請求項１記載の半導体装置。

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