KR100990089B1 - 차지 펌프 회로 - Google Patents

Abstract

본 발명에 의한 차지 펌프 회로는 전하 전달 트랜지스터 및 캐패시터를 각각 구비하는 복수의 펌핑 유닛을 포함하여, 클럭 신호에 응답하여 외부로부터 공급되는 전압을 승압하여 펌핑 전압을 출력하는 펌핑부 및 전류원에 의해 구동되어 전하 전달 트랜지스터의 바디 전류를 제어하는 문턱전압 조절부를 포함한다.

차지 펌프, 바디 바이어스 효과

Description

차지 펌프 회로{Charge Pump Circuit}

본 발명은 차지 펌프 회로에 관한 것으로, 보다 구체적으로는 반도체 집적회로에서 인가 전압보다 높은 전압을 생성하기 위한 차지 펌프 회로에 관한 것이다.

반도체 집적회로에서는 서로 다른 레벨을 가지는 둘 이상의 전압이 필요한 경우가 있다. 이 경우 외부에서 서로 다른 레벨의 전압을 회로 내로 공급하기 보다는 회로 내에서 서로 다른 레벨의 전압을 발생시키는 것이 보다 효율적이다. 이를 위해 외부의 전원전압을 공급받아 높은 레벨의 전압을 생성하도록 차지 펌프 회로가 사용되고 있다.

도 1은 일반적인 차지 펌프 회로의 일 예시도로서, NMOS 트랜지스터를 이용한 딕슨 차지 펌프 회로를 나타낸다.

도 1에 도시한 차지 펌프 회로는 외부로부터 공급되는 전원전압(VDD)을 전달하는 초기 전하 전송단(10), 초기 전하 전송단(10)과 접속되어 제 1 클럭 신호(CLK) 또는 제 2 클럭 신호(CLKb)의 상승시 앞 단의 전압을 펌핑하는 복수의 펌핑 유닛(11~1n) 및 출력 캐패시터(COUT)을 포함한다.

각 펌핑 유닛(11~1n)은 전하가 충전되는 캐패시터(C11~C1n) 및 게이트와 드 레인이 공통 접속된 NMOS 트랜지스터(N11~N1n)로 이루어지며, 각 펌핑 유닛(11~1n)에 제 1 클럭 신호(CLK) 및 제 2 클럭 신호(CLKb)가 번갈아가며 공급된다. 아울러, 각 NMOS 트랜지스터(N11~N1n)의 바디는 접지되어 있다.

그런데, 도 1의 차지 펌프 회로는 펌핑 동작이 진행됨에 따라, 각 NMOS 트랜지스터(N11~N1n)의 소스 전압이 점차 상승한다. 이때, NMOS 트랜지스터(N11~N1n)의 바디가 접지되어 있기 때문에 소스와 바디 사이에 역방향 바이어스가 발생하고, 이에 따라 NMOS 트랜지스터(N11~N1n)의 문턱전압의 절대치가 상승하게 된다.

이와 같은 바디 바이어스 효과(body bias effect)에 따라 전압 변환 이득(Voltage conversions gain)이 감소하게 되고 출력 전압(VOUT)은 바디 바이어스 효과가 발생하지 않는 경우에 비해 낮아지게 된다. 아울러, 문턱전압이 전원전압(VDD) 레벨로 상승하는 경우 펌핑 유닛의 단 수를 아무리 증가시켜도 출력 전압(VOUT)은 더 이상 증가하지 않는 문제가 있다.

이러한 문제를 해결하기 위해 도 2와 같은 차지 펌프 회로가 제안되었다.

도 2는 일반적인 차지 펌프 회로의 다른 예시도이다.

도 2에 도시한 차지 펌프 회로는 복수의 펌핑 유닛(20~2n)으로 이루어지고, 각 펌핑 유닛(20~2n)은 앞 단에 인가되는 전압 레벨에 따라 구동되는 NMOS 트랜지스터(N20~N2n) 및 PMOS 트랜지스터(P30~P3n), 앞 단에 인가되는 전하를 전달하는 PMOS 트랜지스터(P20~P2n)로 이루어진다.

이와 같이 구성된 차지 펌프 회로는 앞 단의 전하를 전달하는 PMOS 트랜지스터(P20~P2n)의 바디가 플로팅(floating)되어 있어 문턱전압이 급격히 상승하는 것 을 방지할 수는 있으나, 문턱전압 상승 문제를 완전히 해결할 수는 없다.

도 3은 일반적인 차지 펌프 회로의 또 다른 예시도이다.

도 3에 도시한 차지 펌프 회로는 초기 전하 전송단(30) 및 복수의 펌핑 유닛(31~3n)으로 이루어진다.

초기 전하 전송단(30)은 메인 트랜지스터(P301) 및 두 개의 서브 트랜지스터(P302, P303)를 포함하여 외부로부터 공급되는 전원전압(VDD)을 펌핑 유닛(31)으로 전달한다.

각 펌핑 유닛(31~3n)은 메인 트랜지스터(P311~P3n1), 두 개의 서브 트랜지스터(P312~P3n2, P313~P3n3) 및 전하 축적용 캐패시터(C311~C31n)를 포함하며, 이들 세 개의 트랜지스터의 바디는 서로 연결되어 있어 하나의 노드로 동작한다.

이러한 차지 펌프 회로는 바디 바이어스 효과를 감소시킬 수는 있으나, 그 문제를 완전히 해결할 수 없고, 복수개의 트랜지스터를 사용함에 따라 회로의 사이즈가 증가하는 단점이 있다.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 전하 전달 소자로 사용되는 트랜지스터의 문턱 전압을 제어할 수 있는 차지 펌프 회로를 제공하는 데 그 기술적 과제가 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 차지 펌프 회로는 전하 전달 트랜지스터 및 캐패시터를 각각 구비하는 복수의 펌핑 유닛을 포함하여, 클럭 신호에 응답하여 외부로부터 공급되는 전압을 승압하여 펌핑 전압을 출력하는 펌핑부; 및 전류원에 의해 구동되어 상기 전하 전달 트랜지스터의 바디 전류를 제어하는 문턱전압 조절부;를 포함한다.

본 발명에 의하면 차지 펌프 회로에서 전하 전달 소자로 동작하는 트랜지스터의 문턱전압을 제어하여, 각 펌핑단에서 전압 변환 이득을 일정하게 유지할 수 있다. 이에 따라 펌핑 효율이 극대화되어 보다 높은 출력 전압을 얻을 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.

도 4는 본 발명에 의한 차지 펌프 회로의 구성도이다.

도시한 것과 같이, 본 발명에 의한 차지 펌프 회로는 클럭 신호(CLK/CLKb)에 응답하여 외부로부터 공급되는 전원전압(VDD)을 승압하여 펌핑 전압(VOUT)을 출력하는 펌핑부(100) 및 전류원에 의해 구동되어 펌핑부(100)에 구비된 전하 전달용 트랜지스터의 바디 전류를 조절하기 위한 문턱전압 조절부(200)를 포함한다.

본 발명의 일 실시예에서, 펌핑부(100)는 간단한 회로 구성으로 승압 동작을 수행할 수 있는 딕슨 차지 펌프를 차용할 수 있다.

종래의 딕슨 차지 펌프 회로는 전하 전달용 트랜지스터의 바디가 접지되어 있기 때문에 소스 전압이 상승함에 따라 바디 바이어스 효과가 발생한다. 그러나, 본 발명에서는 전하 전달용 트랜지스터의 바디를 문턱 전압 조절부(200)에 접속하고, 전류원으로부터 공급되는 전류량에 따라 바디를 전류 구동(Current Driven Bulk; CDB)함으로써 트랜지스터의 문턱전압의 절대치가 상승하는 것을 방지한다. 나아가 트랜지스터의 설계시 결정된 문턱전압의 절대치보다 낮은 절대치를 갖도록 제어할 수 있다.

도 5는 본 발명의 일 실시예에 의한 차지 펌프 회로의 상세 회로도이다.

펌핑부(100)는 복수의 펌핑 유닛(101~10n) 및 출력 캐패시터(COUT)를 포함하고, 각 펌핑 유닛(101~10n)은 앞 단으로부터의 전하를 전달하는 트랜지스터(P100~P10n) 및 클럭 신호(CLK/CLKb)에 응답하여 전하 전달 트랜지스터(P100~P10n)에 의해 전달된 전하가 축적되는 캐패시터(C101~C10n)를 포함한다.

여기에서, 전하 전달 트랜지스터(P100~P10n)는 예를 들어, 게이트와 드레인이 공통 접속된 PMOS 트랜지스터로 구성할 수 있다.

문턱 전압 조절부(200)는 전류원(201)에 의해 구동되며 펌핑부(100)를 구성하는 각 전하 전달 트랜지스터(P100~P10n)의 바디와 접지 단자 간에 접속되는 전류 미러 스테이지(N201, N200~N20n)를 포함한다.

전류 미러 스테이지(N210, N200~N20n)에서, 전류원(201)에 의해 트랜지스터(N210)의 드레인에 흐르는 전류는 전하 전달 트랜지스터(P200~P20n)의 각 바디와 접속된 트랜지스터(N200~N20n)의 게이트로 공급된다. 이에 의해 트랜지스터(N200~N20n)의 드레인 전류가 결정되고, 이를 이용하여 전하 전달 트랜지스터(P200~P20n)의 바디를 전류 구동할 수 있다.

이러한 구조의 차지 펌프 회로에서, 펌핑 동작이 진행됨에 따라, 전하 전달 트랜지스터(P100~P10n)의 소스 단자에 인가되는 전압이 상승하게 된다. 이때, 각 전하 전달 트랜지스터(P100~P10n)의 바디에 접속된 전류 미러 스테이지(N210, N200~N20n)를 이용하여 바디를 전류 구동한다. 이에 따라, 소스와 바디 간의 전압 차이를 줄여 바디 바이어스 효과가 발생하는 것을 방지할 수 있다.

따라서, 각 펌핑 유닛(101~10n)의 전압 변환 이득이 일정하게 유지될 수 있고, 원하는 레벨의 펌핑 전압(VOUT)을 얻을 수 있게 된다.

이와 같이, 전하 전달 트랜지스터(P100~P10n)의 소스 전압이 상승하더라도 바디를 전류 구동하여, 전하 전달 트랜지스터(P100~P10n)의 문턱전압의 절대치가 상승하는 것을 방지할 수 있다.

이상에서는 펌핑부(100)를 구성하는 전하 전달 트랜지스터(P100~P10n)가 PMOS 트랜지스터인 경우에 대하여 설명하였으나 이에 한정되는 것은 아니다. 즉, 전하 전달 트랜지스터를 NMOS 트랜지스터로 구현하는 것도 가능하며, 이 경우 문턱 전압 조절부(200)의 전류 미러 스테이지를 구성하는 각 트랜지스터를 PMOS 트랜지스터로 구현하여 NMOS 트랜지스터의 바디를 전류 구동하는 것도 가능함은 물론이다.

도 6은 각 차지 펌프에서 펌핑 유닛의 단수별 문턱전압 변화를 설명하기 위한 그래프이다.

차지 펌프 회로의 출력 전압(VOUT)은 다음과 같이 나타내어 진다.

[수학식 1]

여기에서, Vth는 전하전달 트랜지스터의 문턱전압의 절대치이며, N은 펌핑 유닛의 개수 즉, 펌핑 단수를 의미한다.

본 발명에 의한 차지 펌프 회로는 각 전하전달 트랜지스터의 바디를 전류 구동하여 문턱전압의 절대치를 강제적으로 감소시켰다. 따라서 도 6의 그래프 A와 같이 펌핑 단수가 증가하여도 문턱전압의 절대치가 일정 레벨을 유지하는 것을 알 수 있다.

한편, 도 1에 도시한 차지 펌프 회로의 경우 도 6의 그래프 B와 같이 펌핑 단수가 증가할수록 바디 바이어스 효과로 인해 문턱전압의 절대치가 증가하는 것을 알 수 있다.

아울러, 도 3에 도시한 차지 펌프 회로의 경우에는 그래프 C와 같이 문턱 전압의 절대치가 상승하지 않는 것을 알 수 있다. 그러나, 도 3의 차지 펌프 회로는 후술하겠지만 펌핑 효율이 본 발명에 의한 차치 펌프 회로보다 낮다.

도 7은 차지 펌프의 종류별 펌핑 효율을 설명하기 위한 그래프이다.

1V의 전원전압을 공급하고 도 1 내지 도 3, 도 5에 도시한 차지 펌프 회로의 펌핑 유닛의 단 수를 12개로 구성한 후, 각 펌핑 유닛의 출력 단에서의 펌핑 전압을 측정하였다.

본 발명에 의한 차지 펌프 회로의 경우(도 7의 D), 각 펌핑 유닛에서 전압 변환 이득이 일정하게 유지되어 단수가 증가할수록 펌핑 전압 또한 선형적으로 증가하는 것을 알 수 있다.

한편, 도 1에 도시한 차지 펌프 회로의 경우(도 7의 E) 바디 바이어스 효과에 의해 각 펌핑 유닛에서 전압 변환 이득이 감소하여 펌핑 전압이 크게 증가하지 않는다.

도 2에 도시한 차지 펌프 회로는(도 7의 F) 전하 전달 트랜지스터의 바디를 플로팅시킴에 의해 바디 바이어스 효과를 어느 정도 제거하였지만, 이를 완전히 제거할 수 없어 단 수가 증가할수록 펌핑 전압이 포화 상태로 되는 것을 확인할 수 있다.

한편, 도 3에 도시한 차지 펌프 회로의 경우에는(도 7의 G) 각 펌핑 유닛을 구성하는 트랜지스터의 바디를 공통 접속하여 문턱전압의 절대치가 상승하는 것을 억제하였으나, 본 발명에 의한 차지 펌프와 비교할 때 펌핑 효율이 낮다.

이와 같이, 본 발명에 의한 차지 펌프 회로는 전하 전달 트랜지스터의 바디 전류를 전류원에 의해 제어한다. 따라서, 소스와 바디 간의 전압 차이에 의한 바 디 바이어스 효과로 인하여 문턱전압의 절대치가 상승하는 것을 방지할 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 일반적인 차지 펌프 회로의 일 예시도,

도 2는 일반적인 차지 펌프 회로의 다른 예시도,

도 3은 일반적인 차지 펌프 회로의 또 다른 예시도,

도 4는 본 발명에 의한 차지 펌프 회로의 구성도,

도 5는 본 발명의 일 실시예에 의한 차지 펌프 회로의 상세 회로도,

도 6은 각 차지 펌프에서 펌핑 유닛의 단수별 문턱전압 변화를 설명하기 위한 그래프,

도 7은 차지 펌프의 종류별 펌핑 효율을 설명하기 위한 그래프이다.

<도면의 주요 부분에 대한 부호 설명>

100 : 펌핑부 200 : 문턱 전압 조절부

201 : 전류원 N210, N200~N20n : 전류 미러 스테이지

Claims (6)

1. 전하 전달 트랜지스터 및 캐패시터를 각각 구비하는 복수의 펌핑 유닛을 포함하여, 클럭 신호에 응답하여 외부로부터 공급되는 전압을 승압하여 펌핑 전압을 출력하는 펌핑부; 및

   전류원에 의해 구동되어 상기 전하 전달 트랜지스터의 바디 전류를 제어하는 문턱전압 조절부;를 포함하고,

   상기 문턱전압 조절부는, 상기 전류원에 의해 구동되며 상기 각 전하 전달 트랜지스터의 바디와 접지 단자 간에 접속되는 전류 미러 스테이지를 포함하는 차지 펌프 회로.
2. 삭제
3. 제 1 항에 있어서,

   상기 전하 전달 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 차지 펌프 회로.
4. 제 3 항에 있어서,

   상기 전류 미러 스테이지는 NMOS 트랜지스터로 구성하는 것을 특징으로 하는 차지 펌프 회로.
5. 제 1 항에 있어서,

   상기 전하 전달 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 차지 펌프 회로.
6. 제 5 항에 있어서,

   상기 전류 미러 스테이지는 PMOS 트랜지스터로 구성하는 것을 특징으로 하는 차지 펌프 회로.

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