JPH06152557A

JPH06152557A - フレーム乗換回路

Info

Publication number: JPH06152557A
Application number: JP4295471A
Authority: JP
Inventors: Shiyouji Kudou; 升嗣工藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-11-05
Filing date: 1992-11-05
Publication date: 1994-05-31

Abstract

(57)【要約】（修正有）【目的】乗換後のフレームの許容位置にスタッフビット
がくるフレーム乗換回路をデータ遅延が最小でかつ簡易
な回路で実現する。【構成】受信信号とその有効・無効を示す第一の識別信
号が入力し、第一の識別信号の有効時にデータが書き込
まれ、無効時に書込が停止されるシフトレジスト手段１
と、入力アドレスによるシフトレジスト手段出力のセレ
クト手段２と、第一の識別信号と送信信号中の有効部分
を示す第二の識別信号が入力し、第二の識別信号の有効
時にはシフトレジスト手段から欠落・重複のないデータ
を取出し、無効時に重複データを取り出すようにセレク
ト手段へアドレスを送出する制御部３と、シフトレジス
ト手段の未取出しデータ数を調べ、所定数以外では第二
の識別信号の無効部分の長さを変化させ、シフトレジス
タ手段１の未取出しデータ数を所定数に保つ第二の識別
信号を生成する識別信号生成部４を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル伝送システム
の同期端局装置のインタフエイス部等において受信フレ
ームをフレーム位相の異なる送信フレームに変換するフ
レーム乗換回路に関する。

【０００２】

【従来の技術】デジタル多重化を行う同期端局装置のイ
ンタフエイス部では、低速の受信データを速度変換し
て、多重化フォーマットにマッピングする。これはデー
タ速度を早めて時間圧縮し、制御データ等を挿入するオ
ーバヘッド領域を受信データ列間に挿入するために行
う。この処理は、受信データから抽出したクロックと、
そのクロックを逓倍した高速クロックで行う。

【０００３】このようにして構成された受信フレーム
は、受信クロックに同期している。伝送路を伝送されて
きた受信データから抽出されたクロックはジッタやワン
ダを含み、同期端局装置内の送信クロックとは同期がと
れていない。また、クロック系が異なると周波数も数百
ＰＰＭの範囲で異なる。この為受信データから抽出し
たクロックに同期した受信フレームを装置内のクロック
に同期されるためにビットバッファ回路を用いて、クロ
ック乗換が行われる。

【０００４】この際、受信データのクロックと装置内の
クロックとの位相差（周波数差）により、スリップが生
じてデータの欠落、または重複が生じることがある。こ
のため、データを伝送する場合には、データの有効部分
で欠落、または重複が生じないように制御する必要があ
る。なお、電話等の音声を伝送するときの有効部分は音
声そのもののデータであり、有効部分はパリティデータ
等の装置制御用のデータである。

【０００５】新同期方式の国際標準（ＣＣＩＴ・Ｇ７０
８）のフレームフォーマットでは、受信クロックと装置
内クロックとの間に若干の周波数差があっても、これを
吸収できるようにスタッフビットの挿入位置がフレーム
内で定められている。

【０００６】図６は、上記で規定されたフレームフォー
マットを示す。図中、１フレームは９行よりなり、各行
の先頭の３バイトは無効部分のオーバヘッド領域で、後
続の８７バイトが有効部分の実データであり、１行９０
バイト、合計８１０バイトよりなる。実データ領域はオ
ーバヘッド領域を除き、フレームの４行目の２７４バイ
ト目より始まり、次のフレームの２７０バイト目で終わ
る７８３バイトの領域よりなり、４行目の２７３バイト
目および２７４バイト目は、ジッタ補正や周波数差吸収
のためにデータの欠落又は重複が許されている。

【０００７】上記フレームは、１バイトが８ビットパラ
レルで伝送され、処理されるので、以下の説明では、バ
イトをビットにおきかえて説明する。受信クロックレー
トが装置内クロックレートより早い場合には、クロック
乗換後の受信フレームの周期が若干長いことを意味する
ので、この間に伝送路から受信する実データのビット数
は多くなる。即ち、受信データがクロック乗換後のフレ
ームの実データ領域から溢れてしまう。溢れるデータを
収容するため、クロック乗換後のフレームの２７３ビッ
ト目に実データを乗せるようにする。即ち、負のスタッ
フィングを行いフレーム内の実データ領域を増やす。

【０００８】また、受信クロックレートが装置内クロッ
クレートより遅い場合には、クロック乗換後のフレーム
に乗せる実データのビット数が不足する。そこで、２７
４ビット目に無効データを挿入して乗換後フレームの実
データのビット数を減らす。即ち、正のスタッフを行い
フレーム内の実データ数を減らす。

【０００９】上記のクロック乗換えを行うビットバッフ
ァ回路、即ち、受信データを装置内クロックに乗り換え
る際に、フレームの許容されたビット位置にスリップを
生じさせるようにしたビットバッファ回路は、本願発明
者が先に特許出願している。（特願平０４−１８９５８
３：閉成４年７月１９日付け）このバッファ回路によって、フレーム内の許容された無
効データ部分に実データが挿入されて、フレーム当たり
の実データ数が標準数より多いフレームや、無効部分の
直後に無効データを挿入してフレーム当たりの実データ
数が標準より少ないフレームが生成される。

【００１０】ところで、上記装置内クロックに同期した
クロック乗換後の受信フレームをフレーム位相の異なる
送信フレームにフレーム乗換を行う際に、エラスティッ
クストアを用いたフレーム乗換回路が用いられる。

【００１１】受信フレームを構成するデータ信号は、信
号の有効部分（実データ）と無効部分（オーバヘッド）
とを識別するための識別信号を伴って、上記ビットバッ
ファ回路から供給される。このような受信フレームをフ
レーム位相の異なる送信フレームに変換するフレーム乗
換回路が提案されている。（特開平２−２２３２４）これは、無効部分のビット数に対応する段数を有するシ
フトレジスタを用い、受信フレームと送信フレーム内の
有効・無効部分をそれぞれ示すライトイネーブル信号お
よびリードイネーブル信号から作成されるアドレスでシ
フトレジスタの出力段を選択することにより、実データ
の重複・欠落なくフレーム乗換えを行うものである。こ
のデータバッファ回路は従来公知の、フレーム内ビット
数の容量をもつメモリによるエラステックストアに比べ
て、実データの遅延が小さく、また回路規模が大幅に削
減できる。

【００１２】これにより、実データの重複や、欠落がな
く、受信フレームがフレーム位相の異なる同一フォーマ
ットの送信フレームに変換される。

【００１３】

【発明が解決しようとする課題】ところが、上記データ
バッファ回路では、リードイネーブル信号がどのように
生成されるかについては、考慮されておらず、そのまま
では、前述の実データ数が変化する入力フレームには対
応できないという問題があった。

【００１４】本願発明はフレーム乗換後においても、乗
換後のフレームの許容位置にスタッフビットがくるよう
なフレーム乗換回路をデータ遅延が最小でかつ簡易な回
路で実現することを目的とする。

【００１５】

【課題を解決するための手段】図１は本発明のフレーム
乗換回路の原理構成図、図２は図１の動作説明図であ
る。上記課題は、図１に示すように、データが含まれて
いる有効部分とデータが含まれていない無効部分とで構
成され、無効部分の長さがフレームによって異なる受信
信号のフレームを、同一フレームフォーマットの送信フ
レームに乗り換えるフレーム乗換回路であって、受信信
号と該受信信号に同期し、該受信信号の有効部分、無効
部分を示す第一の識別信号が入力し、該第一の識別信号
が有効部分の間はデータが書き込まれ、無効部分の間は
書込が停止されるシフトレジスト手段１と、入力するア
ドレスに従って該シフトレジスト手段の出力をセレクト
して送出するセレクト手段２と、該第一の識別信号と送
信信号中の有効部分を示す第二の識別信号が入力し、該
第一の識別信号の状態にかかわらず、該第二の識別信号
が有効部分の間は該シフトレジスト手段から欠落・重複
のないデータを取出し、無効部分の間は重複データを取
り出すが、該無効部分の直前と直後に取り出したデータ
については欠落・重複のないようにセレクタを制御する
アドレスを送出する制御部３と、制御部３が出力するア
ドレスからシフトレジスト手段に保持されている未取出
しデータ数を調べ、所定数以外だったら第二の識別信号
の所定位置の無効部分の長さを変化させて、シフトレジ
スタ手段１が保持している未取出しデータ数が該所定数
を維持するように第二の識別信号を制御する識別信号生
成部４と、を有することを特徴とする本発明のフレーム
乗換回路により解決される。

【００１６】

【作用】まず、第一の識別信号の無効部分の長さに対応
する段数を持つシフトレジスト手段に受信信号と第一の
識別信号とが入力すると、第一の識別信号が有効部分の
時に受信信号が書き込まれ、無効部分の時には直前の有
効部分の受信信号が保持され各段の出力はセレクタに加
えられる。

【００１７】次に制御部には第一、第二の識別信号が入
力するが、制御部はこれらの識別信号の状態に対応して
異なるアドレスをセレクタに送出する。即ち、二つの識
別信号が共に有効部分の時は、直前のアドレスをそのま
まセレクト手段に送出する。従って、セレクタがセレク
トしている出力端はそのまま保持され、データ入力した
受信信号の有効部分は同じ出力端からそのままセレクタ
を介して送出される（図２のＡ部分）。なおシフト
レジスタでの遅延は小さいので図では無視する。また、
第二の識別信号が有効部分になった直後に、ある特定の
出力端（正常出力端）をセレクトするように制御部が初
期設定されているものとする。

【００１８】ついで、制御部は、第一の識別信号が無効
部分、第二の識別信号が有効部分となると上記の正常出
力端よりも前段の出力端をセレクトするアドレスを送出
する。第一の識別信号の無効部分の長さに比例してセレ
クトされる出力端がより前段側に移っていく。従って、
新しい受信信号がシフトレジスト手段に書き込まれなく
ても受信信号の有効部分は欠落しない（図２のＢ部
分）。そして、第一の識別信号が有効部分となると、該
前段の出力端位置にセレクタが保持され新しく書き込ま
れるデータがその出力端から送出される。

【００１９】次に、制御部は、第一の識別信号が有効部
分、第二の識別信号が無効部分になると、該保持されて
いる前段の出力端より後段側出力端をセレクトするアド
レスを送出する。第二の識別信号の無効部分の長さに比
例して、セレクトされる出力端がより後段側に移ってい
く。これにより、セレクタは直前の受信信号の有効部分
を第二の識別信号が無効部分の間、重複して送出するの
で、この無効部分に別の信号が挿入されても受信信号の
有効部分は欠落しない。そして、両識別信号の無効部分
の長さが等しい場合には、第二の識別信号が有効部分に
なる直前で、最初の正常出力端をセレクトするアドレス
が送出されることになる。

【００２０】これにより、図２の、に示すように送
信フレームの無効部分のみを位相合わせして有効部分は
そのまま通過させるので、遅延時間は無効部分に対応す
る時間だけとなり最小にすることができる。

【００２１】一方、識別信号生成部は、制御部から出力
されるアドレスを監視している。入力信号のフレーム中
の有効データ数が標準数より多いか少ないかによって、
第一の識別信号の無効部分の期間は、正常値より短くま
たは長くなるので（図２のａ：入力フレームのＡ部分
のビット数が正常値より多く、無効部分の長さが短い例
を示す））、第二の識別信号の無効部分の直後における
アドレスはシフトレジスタの正常出力段より後段または
前段をセレクトする値になっている。従って、アドレス
の値が正常値より前段か後段かを調べることによって、
入力信号のフレーム内の実データ数が正常値より少ない
か多いかを識別できる。そしてこの識別結果に基づいて
次の無効部分の長さが、アドレスが正常値より前段の場
合には短く（図２のｂ）、後段の場合には長くした、
第二の識別信号を出力する。この第二の識別信号が入力
する制御部は、第二の識別信号の無効部分の最後で正常
出力段をセレクトするようにアドレスを変化させるの
で、出力フレームでは所定位置にスタッフが行われる。
即ち、入力フレームでの実データの増減は、次の出力フ
レームで吸収されるようにフレーム乗換えが行われ、入
力信号のフレームはデータの重複・欠落なく同一フォー
マットの送信フレームに変換される。

【００２２】

【実施例】以下添付図面により本発明のフレーム乗換回
路を説明する。図３は本発明の実施例構成図、図４は、
図３の動作説明図、図５はＷＥとアドレスとの関係を示
すタイムチャートである。なお全図を通じて同一符号は
同一対象物を表す。

【００２３】本実施例が対象とするフレームフォーマッ
トは、図６で前述したものである。図３において、シフ
トレジスタ11、ＡＮＤゲート12はシフトレジスト手段１
の、セレクタ21、Ｄ−ＦＦ22、ＡＮＤゲート23はセレク
ト手段２の、Ｕ／Ｄカウンタ31、デコーダ32は制御部３
の、フレームカウンタ41、デコーダ42、セレクタ43、コ
ンパレータ44、Ｄ−ＦＦ45、比較タイミング生成部46は
識別信号生成部４の、それぞれ構成部分を示す。またラ
イトイネーブル信号ＷＥは第一の識別信号、リードイネ
ーブル信号ＲＥは第二の識別信号に対応し、有効部分は
“１”、無効部分は“０”に対応する。

【００２４】図６のフレームフォーマットでは、無効部
分であるオーバーヘッド領域は各行３ビットである。そ
こで、シフトレジスタ11の段数は他のスリップにも充分
耐えられるように余裕を持たせて11段とし、正常出力端
をＱ７とする。

【００２５】図３、図４により実データ数が正常値の入
力フレームのフレーム乗換え動作を説明する。まず、Ａ
ＮＤゲート12に、入力データの有効・無効を示すライト
イネーブル信号( 以下ＷＥと略称する）とクロック（以
下ＣＫと略称する）とが入力するが、ＷＥが“０”、即
ち無効部分を示すときはシフトレジスタ11にCKは加えら
れない。そこで入力データはＷＥが“１”の間だけシフ
トレジタ11に順次書き込まれ、ＷＥが“０”のときはそ
のままの状態が保持されて、図４のに示すような出力
がシフトレジスタ31を構成する11個のフリップフロップ
( 図示せず) の内の４、５、６、７段目の出力端Q4,Q5,
Q6,Q7 から送出される。

【００２６】シフトレジスタ11の各段の出力はセレクタ
21に入力しており、セレクタ21は制御部からのアドレス
に基づいて送出するデータを選択する。31はアップダウ
ンカウンタ（以下Ｕ／Ｄカウンタ）で、送信フレームに
おけるデータの有効・無効部分を指示するリードイネー
ブル信号（以下ＲＥと略称する）と、ＷＥと、ＣＫとが
入力する。なお、このＲＥを供給する識別信号作成部に
ついては後述する）。そして、ＷＥが“０”で、ＲＥが
“１”のときはクロックをダウンカウントし、ＷＥが
“１”でＲＥが“０”のときはクロックをアップカウン
ト、ＷＥとＲＥとの値が同じときはカウントを停止す
る。カウンタのカウント値はデコーダ32によりデコード
されて、アドレスとなりセレクタ21を制御する。

【００２７】セレクタ21の出力は、Ｄ−ＦＦ22に入力
し、ＡＮＤゲート23で制御されＲＥが“１”のときのみ
印加されるＣＫに同期して出力され、送信フレームに同
期した送信データとなる。従って、ＲＥが“０”のとき
はデータは読み出されない。

【００２８】上記において、セレクタ21に供給されるア
ドレスは、ＷＥとＲＥの状態によって変化するので、ま
ず、入力フレームのデータ数が正常値で、フレームの全
行についてＷＥの“０”（無効部分）の長さが３ビット
のフレームで入力する場合について説明する。（１）ＷＥが“１”（有効部分）、ＲＥが“０”のあと
の“１”（有効部分）の場合。

【００２９】Ｕ／Ｄカウンタ31はカウント動作停止の状
態にあり、このカウンタはある固定値をデコーダ31に送
出している。そこで、デコーダ31はこのカウント値に対
応するデコード値、例えば図４の左側のａに示すように
初期設定値７をアドレスとしてセレクタ21に送出してい
る。セレクタはシフトレジスタの出力端ＳＲ７をセレク
トしているので、この出力端からデータ７３〜７６が順
次出力される。（２）ＷＥが３ビット長の“０”（無効部分）、ＲＥが
“１”（有効部分）の場合。

【００３０】図４のに示すようにＷＥが０となると入
力データがシフトレジスタに書き込まれず、シフトレジ
スタは動作を停止する。( 尚、シフトレジスタは、Ｄ−
ＦＦで構成されているので、図４に示すように出力側
は段数分遅延する。）一方、Ｕ／Ｄカウンタ31はカウン
トダウン動作を開始して、クロック毎にカウント値が１
つづつ下がるので、デコーダ31はこれに対応して
「６」、「５」、「４」のアドレスを順次、セレクタ21
に送出する。セレクタ21は１つ前段の出力端子Ｑ６をセ
レクトしてデータ７７を出力し、さらに「５」のアドレ
スによりＱ５からデータ７８、「４」のアドレスでＱ４
からデータ７９を出力する。（図４−、参照）。こ
れにより、出力データはデータの重複や欠落がなく連続
して送出される。

【００３１】（３）ＷＥが“０”のあとの“１”（有効
部分）、ＲＥが“１”（有効部分）の場合。Ｕ／Ｄカウ
ンタ31は動作を停止し、アドレス４の出力端から重複の
ないデータ８０〜２が出力される。

【００３２】（４）ＷＥが“１”（有効部分）、ＲＥが
３ビット長の“０”（無効部分）の場合。Ｕ／Ｄカウン
タはカウントアップ動作を開始して、クロック毎にカウ
ント値が１つづつ増えるので、デコーダ32はこれに対応
して「５」、「６」、「７」のアドレスを順次、セレク
タ21に送出する。セレクタ21は出力端子Ｑ５、Ｑ６、Ｑ
７を順次選択するので、データ２が繰り返して出力され
る。即ち、ＷＥが無効部分になる直前のデータをそのま
ま送出する。そして、設定出力端子Ｑ７に戻り、再びＲ
Ｅが“１”になるとＵ／Ｄカウンタ31はカウント動作を
停止するので出力端Ｑ7 を引き続きセレクトしデータ３
を送出する。これにより、出力データは連続して送出さ
れる。

【００３３】読出フレームの毎行について、上記を繰り
返している。次に、入力フレームの実データ数が、正常
値でないとき( 即ち、1 ビットの正または負のスタッフ
ビットを有するとき) のフレーム乗換ができるように、
新たに設けられた機能と動作を、図５を共に用いて説明
する。

【００３４】図３の識別信号生成手段４は、入力データ
の無効部分の長さに応じて、出力データの無効部分の長
さを調整する機能を有する。図３において、フレームカ
ウンタ41は送信フレームを構成するためのタイミングを
作成するカウンタであり、出力フレームの先頭からクロ
ックを計数して出力している。デコーダ42は、このカン
ウト値をデコードして、出力フレームの３行目の先頭で
２、３、４ビットの間“０”となる３種類のリードイネ
ーブル信号ＲＥ_-、ＲＥ₀、ＲＥ₊を発生するものであ
る。コンパレータ45には、Ｕ／Ｄカウンタ31をデコード
したアドレスが常時入力しており、このアドレスを設定
値７と比較して、アドレスが７より大きいか、等しい
か、小さいかを示す比較結果信号を出力している。比較
タイミング生成部46は、１フレームに一回、２行目の３
ビット目（図５のフレームフォーマットのＲ２Ｃ２位
置）でラッチパルスを生成しＤ−ＦＦ45に送出する。Ｄ
−ＦＦ45はその時の比較結果信号をラッチして、ＷＥ選
択制御信号としてセレクタ43に供給する。比較結果が等
しい（即ちアドレス＝７）ときはシフトレジスタのの読
出アドレスは正常値７にあり、そこまでの入力フレーム
はスタッフビットを含まない正常フレームなので、無効
期間が３ビットのＲＥ₀を選択するＲＥ選択制御信号が
３：１セレクタ43に出力される。これにより、３ビット
長の無効期間のＲＥがカウンタ31に加わるので図３で前
述した動作が行われる。

【００３５】実データ数が１ビット多く負のスタッフビ
ットを持つ入力フレームの場合には、Ｒ２Ｃ２の位置で
アドレス＝８となるので、無効期間が２ビットのＲＥ_-
が選択され（図５の（ａ））、出力フレームの２行目の
先頭では、２クロック期間だけアップカウントするの
で、標準３ビットの無効期間の３ビット目は有効部分と
なり実データが取り出される。そして、アドレスは以後
７に維持される。また、実データ数が１ビット少なく正
のスタッフビットを持つ入力フレームの場合には、Ｒ２
Ｃ２の位置でアドレス＝６となるので、無効期間が４ビ
ットのＲＥ₊が選択され（図５の（ｂ））、出力フレー
ムの２行目の先頭では、４クロック期間だけアップカウ
ントするので、標準３ビットの無効期間の直後の実デー
タの１ビット目も無効部分となり重複データが取り出さ
れる。そして、アドレスは以後７に維持される。

【００３６】なお、比較タイミング生成部46は、フレー
ムの３行目の実データ領域でリセットパルスを出し、そ
れ以後のＲＥ選択制御信号がＲＥ₀をセレクトするよう
にＤ−ＦＦ45をリセットするので、ＲＥ₊やＲＥ_-はフ
レームの３行目だけ出力される。

【００３７】これにより、出力フレームの３行目の無効
部分に１ビットの正、または負のスタッフが行われ、セ
レクタの読出アドレスは設定値７に戻る。そして、毎フ
レームの所定ビット位置（Ｒ２Ｃ２）でスタッフ要求の
有無を調べ、スタッフビットが含まれる入力フレームが
来るまでは無効部分の長さが全行に対して３ビット長の
ＷＥ₀の供給を続ける。

【００３８】以上の動作により、送出信号の有効部分、
無効部分を指示するリードイネーブル信号は、フレーム
内の所定位置で入力フレームのデータ量に応じて、有効
部分の長さが増減するので、フレーム内のスタッフビッ
トにデータが読み出され、規定されたフレームフォーマ
ットの送信フレームに乗り換えられる。

【００３９】このように、本発明では、スタッフ挿入位
置の直前に、カウンタの値をしらべて、シフトレジスタ
に取り込んだ未読出しのデータ数が所定数以外のときに
は、入力データにスタッフがあったと判定してスタッフ
許容位置での無効部分の期間を調整したリードイネーブ
ル信号を作成するようにした。これにより、入力フレー
ムの実データ数が、正常値に対して増減に対応した出力
フレームにフレーム乗換えを、データの遅延が少なくか
つ回路規模を増大することなく実現できる。

【００４０】

【発明の効果】以上説明したように、本発明はよれば、
データが含まれている有効部分とデータが含まれていな
い無効部分とで構成され、無効部分の長さがフレームに
よって異なる受信信号のフレームを、同一フレームフォ
ーマットの送信フレームに乗り換えるフレーム乗換回路
を、データの遅延が少なくかつ回路規模を増大すること
なく提供できるという効果がある。

【図面の簡単な説明】

【図１】本発明のフレーム乗換回路の原理構成図

【図２】図１の動作説明図

【図３】本発明の実施例構成図

【図４】図３の動作説明図

【図５】ＷＥとアドレスとの関係を示すタイムチャー
ト

【図６】フレームフォーマットを示す図

【符号の説明】

１…シフトレジスト手段、11…シフトレジスタ、２…セ
レクト手段、21…セレクタ、22…Ｄ−ＦＦ、３…制御
部、31…アップダウン（Ｕ／Ｄ）カウンタ、32…デコー
ダ、４…識別信号生成部、41…フレームカウンタ、42…
デコーダ、43…セレクタ、44…コンパレータ、45…Ｄ−
ＦＦ、46…比較タイミング生成部

Claims

【特許請求の範囲】

【請求項１】データが含まれている有効部分とデータ
が含まれていない無効部分とで構成され、無効部分の長
さがフレームによって異なる受信信号のフレームを、同
一フレームフォーマットの送信フレームに乗り換えるフ
レーム乗換回路であって、受信信号と該受信信号に同期し、該受信信号の有効部
分、無効部分を示す第一の識別信号が入力し、該第一の
識別信号が有効部分の間はデータが書き込まれ、無効部
分の間は書込が停止されるシフトレジスト手段(1) と、入力するアドレスに従って該シフトレジスト手段(1) の
出力をセレクトして送出するセレクト手段(2) と、該第一の識別信号と送信信号中の有効部分を示す第二の
識別信号が入力し、該第一の識別信号の状態にかかわら
ず、該第二の識別信号が有効部分の間は該シフトレジス
ト手段から欠落・重複のないデータを取出し、無効部分
の間は重複データを取り出すが、該無効部分の直前と直
後に取り出したデータについては欠落・重複のないよう
にセレクタを制御するアドレスを送出する制御部(3)
と、該制御部(3) が出力するアドレスからシフトレジスト手
段に保持されている未取出しデータ数を調べ、所定数以
外だったら第二の識別信号の所定位置の無効部分の長さ
を変化させて、シフトレジスト手段(1) が保持している
未取出しデータ数が該所定数を維持するように第二の識
別信号を制御する識別信号生成部(4) と、を有すること
を特徴とするフレーム乗換回路。