JPH05183585A - 引き延ばし回路 - Google Patents

Abstract

(57)【要約】 【目的】 簡素な回路構成によって取り扱う信号線の数
を増設したり、フレーム同期のビット数を多くし得る引
き延ばし回路を提供するものである。 【構成】 データ信号を記憶して出力するメモリ回路１
と、データ信号を保持して保持遅延信号Ｓ_BOを出力する
フリップフロップ回路５と、保持遅延信号Ｓ_BOをとリセ
ット信号Ｓ_R とに応じた帰還信号を出力するリセット回
路４と、帰還信号と入力信号Ｓ_BIとの論理和をとり、こ
の論理和を表わす論理和信号Ｓ_D を出力するＯＲ回路３
と、論理和信号Ｓ_D をハイ・インピーダンスにして保持
する一方、メモリ回路１へ論理和信号Ｓ_D をデータ信号
として伝送するラッチ回路２と、メモリ回路１にデータ
信号のためのアドレスを与えるデコーダ回路６とを備え
て引き延ばし回路を構成している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フレームにより同期化
された入力信号に含まれるデータ信号を引き延ばすため
の引き延ばし回路に関する。

【０００２】

【従来の技術】従来の引き延ばし回路は、図３に示す如
く、一つの論理和信号Ｓ_D を入力し、フレームの一周期
分の遅延信号Ｓ_o を出力するシフトレジスタ回路９と、
遅延信号Ｓ_o 及びリセット信号Ｓ_R を入力し、リセット
信号Ｓ_R に応じて遅延信号Ｓ_o をクリアし、帰還信号を
出力するリセット回路８と、帰還信号と入力信号Ｓ_I と
を入力して論理和をとり、この論理和を表わす論理和信
号Ｓ_D をシフトレジスタ回路９へ出力するＯＲ回路７と
を備えている。

【０００３】このような構成による引き延ばし回路は、
一周期分遅延された遅延信号Ｓ_o をＯＲ回路７におい
て、リセット回路８を介して得られる帰還信号と、入力
信号Ｓ_I との論理和をとることにより得ているので、一
旦ビットが立つと、それ以後の論理和信号Ｓ_D の出力
は、フレームのその位置に常にビットが立ち続けること
になる。そこで、こうした場合には、リセット回路８に
より必要に応じてリセット信号Ｓ_R を入力し、立ち続い
たビットをＯＲ回路７に対して帰還信号を与えることに
よってクリアしている。これにより、入力信号Ｓ_I に対
する引き延ばしを行うことができる。

【０００４】

【発明が解決しようとする課題】従来の引き延ばし回路
では、取り扱う信号線の数が増すと、その信号線の増加
数分だけ同じ回路を追加しなければならなくなる。又、
フレーム同期のビット数を多くする場合も、引き延ばし
を行うためのシフトレジスタ回路を追加する必要があ
り、この場合もその分だけ回路数が増加してしまう。即
ち、従来の引き延ばし回路は、簡素な回路構成によって
取り扱う信号線の数を増設したり、フレーム同期のビッ
ト数を多くすることが困難であるという問題がある。

【０００５】本発明は、かかる事情を鑑みなされたもの
で、その技術的課題は、簡素な回路構成で取り扱う信号
線の数を増設したり、フレーム同期のビット数を多くし
得る引き延ばし回路を提供することにある。

【０００６】

【課題を解決するための手段】本発明によれば、入力し
たデータ信号を記憶して出力するメモリ回路と、データ
信号を保持して保持遅延信号を出力するフリップフロッ
プ回路と、保持遅延信号とリセット信号とに応じて帰還
信号を出力するリセット回路と、帰還信号と入力信号と
を入力して論理和をとり、論理和信号を出力するＯＲ回
路と、論理和信号をハイ・インピーダンスにして保持す
る一方、メモリ回路へ論理和信号をデータ信号として伝
送するラッチ回路と、メモリ回路へアドレスを与えるデ
コーダ回路とを備えた引き延ばし回路が得られる。

【０００７】

【実施例】以下に実施例を挙げ、本発明の引き延ばし回
路について図面を参照して詳細に説明する。

【０００８】図１は、本発明の一実施例である引き延ば
し回路の基本構成をブロック図により示したものであ
る。

【０００９】図示の如く、引き延ばし回路は、データ信
号を記憶して出力するメモリ回路１と、このメモリ回路
１から出力されるデータ信号を保持し、保持遅延信号Ｓ
_BOを出力するフリップフロップ回路５と、このフリップ
フロップ回路５から出力される保持遅延信号Ｓ_BOと入力
されるリセット信号Ｓ_R とに応じて帰還信号を出力する
リセット回路４とを備えている。

【００１０】又、引き延ばし回路は、リセット回路４か
ら出力される帰還信号と入力信号Ｓ_BIとを入力して論理
和をとり、論理和信号Ｓ_D を出力するＯＲ回路３と、こ
のＯＲ回路３から出力される論理和信号Ｓ_D をハイ・イ
ンピーダンスにして保持する一方、メモリ回路１へ論理
和信号Ｓ_D をデータ信号として伝送するラッチ回路２
と、入力されたクロック信号（ＣＬＫ）に基づいてメモ
リ回路１にデータ信号のためのアドレスを与えるデコー
ダ回路６とを備えている。尚、クロック信号は図示の如
く、デコーダ回路６の他、ラッチ回路２及びフリップフ
ロップ回路５にも与えられる。

【００１１】このうち、ラッチ回路２とフリップフロッ
プ回路５とは、何れもクロック信号に基づいてデータ信
号に含まれるデータのメモリ回路１への書込み，及び読
出しを確実に行うべく、全ての信号をバスで取り扱うた
めに設けられている。

【００１２】メモリ回路１にデータの書込みを行うとき
は、フリップフロップ回路５はメモリ回路１から出力さ
れる直前のデータ信号を入力して保持し、ラッチ回路２
ではＯＲ回路３から出力される論理和信号Ｓ_D をそのま
まデータ信号として出力する。これにより、データ信号
に含まれるデータはメモリ回路１に書込まれる。

【００１３】一方、メモリ回路１からデータの読出しを
行うときは、ラッチ回路２はＯＲ回路３から出力される
論理和信号Ｓ_D をハイ・インピーダンスにして保持し、
フリップフロップ回路５ではメモリ回路１から出力され
るデータ信号をそのまま保持遅延信号Ｓ_BOとして出力す
る。これにより、データ信号はフリップフロップ回路５
を通して読み出される。

【００１４】このような構成による引き延ばし回路は、
一周期分遅延された保持遅延信号Ｓ_BOをＯＲ回路３にお
いて、リセット回路４を介して得られる帰還信号と、入
力信号Ｓ_I との論理和により得ているので、一旦ビット
が立つと、それ以後の論理和信号Ｓ_D の出力は、フレー
ムのその位置に常にビットが立ち続ける。そこで、リセ
ット回路４は必要に応じてリセット信号Ｓ_R を入力し、
立ち続いたビットをＯＲ回路３に対して帰還信号を与え
ることによってクリアする。

【００１５】図２は、メモリ回路１におけるデータ信号
の読み出し，及び書き込みを説明するために示したタイ
ミングチャートである。メモリ回路１に対する読み出
し，及び書き込みは、メモリ回路１の１データ分に相当
する１ビットの時間を二分割し、クロック信号に基づい
て前半を読み出しに、後半を書き込みに割り当てるよう
にメモリ回路１を動作させる。

【００１６】このように、引き延ばし回路は、メモリ回
路１を時間分割すると共に、信号をバスによってまとめ
て取り扱うようにしているので、フレームビットの一周
期のビット長が長い場合においてもバスの数までの信号
線を用いて入力信号Ｓ_BIに対する引き延ばしを合理的に
行うことができる。

【００１７】

【発明の効果】以上に説明したように、本発明の引き延
ばし回路によれば、総ての信号をバスによってまとめて
取り扱うように回路構成している為、バスの数までの信
号線を取り扱う限り、回路の追加を不要にすることがで
きる。又、本発明の引き延ばし回路は、従来の引き延ば
し回路に設けられていた遅延回路に代え、メモリ回路を
時間分割して代用しているので、フレームビットの一周
期のビット長を長くしても遅延回路を追加する必要がな
く、簡素に回路構成し得るという利点がある。

【図面の簡単な説明】

【図１】本発明の一実施例である引き延ばし回路の基本
構成をブロック図により示したものである。

【図２】図１の引き延ばし回路が備えるメモリ回路にお
けるデータ信号の読み出し，及び書き込みを説明するた
めに示すタイミングチャート。

【図３】従来の引き延ばし回路の基本構成をブロック図
により示したものである。

【符号の説明】

１ メモリ回路 ２ ラッチ回路 ３，７ ＯＲ回路 ４，８ リセット回路 ５ フリップフロップ回路 ６ デコーダ回路 ９ シフトレジスタ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データ信号を記憶して出力するメモリ回
   路と、前記データ信号を保持して保持遅延信号を出力す
   るフリップフロップ回路と、前記保持遅延信号と前記リ
   セット信号に応じて帰還信号を出力するリセット回路
   と、前記帰還信号と入力信号との論理和をとり、該論理
   和を表わす論理和信号を出力するＯＲ回路と、前記論理
   和信号をハイ・インピーダンスにして保持する一方、前
   記メモリ回路へ前記論理和信号を前記データ信号として
   伝送するラッチ回路と、前記メモリ回路に前記データ信
   号のためのアドレスを与えるデコーダ回路とを備えたこ
   とを特徴とする引き延ばし回路。