JPH0627778B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、さらに具体的
にはスキャンパスを用いた半導体集積回路装置のテスト
回路に関するものである。

〔従来の技術〕

微細加工技術の進歩により、半導体集積回路の集積度は
飛躍的に向上し、今後もさらに増大する傾向にある。こ
のような集積度（ゲート数）の増大とともに、半導体集
積回路装置の試験の難易度は指数関数的に増大する。こ
こで、ある装置のテスト容易度は、各端子の故障を観測
する容易さ（可観測性）と、各端子を所望の論理値に設
定する容易さ（可制御性）の２点から決定され、一般に
大規模な論理回路網の奥深い端子は可観測性、可制御性
とも悪くなる。

半導体集積回路装置のテスト方式としてスキャンテスト
方式があるが、このスキャンテスト方式は、シフトレジ
スタ機能を有するレジスタ回路を論理回路網の適当な個
所に挿入し、これらのレジスタ回路を１本のシフトレジ
スタパスでつなぎ、テスト動作時にはチップ外部からテ
ストパターンをシリアル入力して各レジスタに所定のデ
ータを設定し、これらのレジスタのデータ出力端子に接
続されている論理回路に所望の論理信号を印加して動作
させ、その結果をこれらレジスタのパラレル入力端子よ
り該レジスタ内にパラレルに取り込み、その後それらを
シリアルにチップ外部へ出力して観測することによっ
て、大規模な論理回路網の奥深い端子の可観測性、可制
御性を向上しようとするものである。

レベルセンシティブな同期回路に関するスキャンテスト
方式の基本的なアイデアは特開昭 52-28614 号公報に示
されている。

ここでは、対象とする回路は非同期な順序回路も含める
ので、従来例として特開昭 56-74668 号公報を参考に説
明する。

第３図に非同期式順序回路を対象とした従来のスキャン
パス方式のテスト回路例を示す。図において、３５，３
７は組み合わせ回路のブロック、３６は順序回路を含む
非同期回路ブロック、８〜１６は各回路ブロック間に設
けられたスキャンレジスタ、２６〜３４は対応する回路
ブロックの出力とスキャンレジスタの出力のいずれかを
選択し出力するデータセレクタである。上記スキャンレ
ジスタのデータ入力端子Ｄ及びデータセレクタのデータ
入力端子Ｄには各回路ブロックの出力信号が直接接続さ
れ、またデータセレクタのテストデータ入力端子ＴＤに
は、対応するスキャンレジスタの出力端子Ｑが接続され
ている。

また、１はテストモード選択端子であり、該端子１はス
キャンレジスタとデータセレクタの各モード選択端子Ｍ
Ｓに接続されている。２はスキャンイン端子、３８はス
キャンアウト端子である。スキャンイン端子２はスキャ
ンレジスタ８のスキャンイン端子ＳＩに接続され、スキ
ャンレジスタ８の出力端子Ｑはスキャンレジスタ９のス
キャンイン端子ＳＩに接続されており、このように各ス
キャンレジスタの出力端子Ｑは次のスキャンレジスタの
スキャンイン端子ＳＩに順序接続され、結果として、ス
キャンイン端子２とスキャンアウト端子３８の間でシフ
トレジスタパスが形成されている。３〜５は通常のデー
タ入力端子、６はスキャンクロック入力端子であり、該
端子６はスキャンレジスタのクロック入力端子Ｔに接続
されている。

第４図は上記スキャンレジスタの一例であり、ＭＳはモ
ード選択端子、Ｄはデータ入力端子、ＳＩはスキャンイ
ン端子、Ｔはクロック入力端子である。また１５１はイ
ンバータゲート、１５２，１５３は２入力ＡＮＤゲー
ト、１５４は２入力ＯＲゲート、１５５はエッジトリガ
方式Ｄタイプフリップフロップ（以下Ｄ−ＦＦと記
す）、Ｑはデータ出力端子である。

第５図は上記第３図に示したデータセレクタの一例であ
り、ＭＳはモード選択端子、ＴＤはテストデータ入力端
子、Ｄはデータ入力端子、１６０はインバータゲート、
１６１，１６２は２入力ＡＮＤゲート、１６３は２入力
ＯＲゲート、Ｙは出力端子である。

次に動作について説明する。

まず通常動作時について説明すると、この場合はテスト
モード選択端子１（ＭＳ）に“Ｈ”が印加され、スキャ
ンクロック端子６（ＴＳ又はＴ）は“Ｌ”に固定され
る。結果として、各データセレクタを通じて、対応する
各回路ブロック間の入力端子が直結されることとなる。

これを第５図について説明すると、データセレクタはモ
ード選択端子ＭＳに“Ｈ”が与えられると、データ入力
端子ＤからのデータをＡＮＤゲート１６２及びＯＲゲー
ト１６３を介して出力端子Ｙに出力する。回路ブロック
の出力はこのデータセレクタのデータ入力端子Ｄに直接
接続されているので、対応する各回路ブロック間の入出
力端子が直結されることとなる。

一方テスト動作時には、次のようにスキャンモードとテ
ストモードを順次繰り返して実行し、各回路ブロックの
テストを実施する。

スキャンモード (a)テストモード選択端子１に“Ｈ”を印加してスキャ
ンモードとする。これによりスキャンレジスタではスキ
ャンイン端子ＳＩからの入力データが選択され、データ
セレクタではデータ入力端子Ｄからの入力データが有効
になる。

(b)さらにスキャンイン端子２から各スキャンレジスタ
に設定するテストデータを、スキャンクロック端子６に
印加するクロックに同期させて順次スキャンインさせ
る。

(c)これと同時に、スキャンアウト端子３８からは前回
のテスト時に取り込んだ各回路ブロックの出力データを
順次スキャンアウトさせる。

この動作を第４図及び第５図について説明すると、まず
スキャンレジスタにおいては、モード選択端子ＭＳに
“Ｈ”が与えられると、スキャンイン端子ＳＩからのデ
ータがＡＮＤゲート１５３，ＯＲゲート１５４を介し
て、クロック端子Ｔに印加されるクロックに同期してＤ
−ＦＦ１５５に保持され、またこれと同時に保持されて
いたデータが出力端子Ｑから出力される。なおこのとき
データセレクタのモード選択端子ＭＳにも“Ｈ”が与え
られており、従ってその出力端子Ｙにはデータ入力端子
Ｄからのデータが出力される。

テストモード (a) 所望のデータを各スキャンレジスタに設定し終わ
ったら、テストモード選択端子１に“Ｌ”を印加してテ
ストモードとする。

(b) これによりスキャンレジスタの出力データがデー
タセレクタのテストデータ入力端子ＴＤを経由して各回
路ブロックに印加される。

(c) 同時にデータ入力端子３〜５に所望のテストデー
タを印加する。

(d) 次に回路ブロックの動作が完了した時点でスキャ
ンクロック入力端子６にクロックを１つ印加する。これ
により各回路ブロックの出力信号が、対応するスキャン
レジスタのデータ入力端子Ｄを通じてスキャンレジスタ
内のＤ−ＦＦに保持される。

これらの動作を第４図及び第５図について説明すると、
まずスキャンレジスタではモード選択端子ＭＳに“Ｌ”
が与えられると、データ入力端子ＤからのデータがＡＮ
Ｄゲート１５２，ＯＲゲート１５４を介して、クロック
入力端子Ｔに印加されるクロックに同期してＤ−ＦＦ１
５５に保持される。またこのときデータセレクタのモー
ド選択端子ＭＳにも“Ｌ”が与えられるので、その出力
端子Ｙにはテストデータ入力端子ＴＤからのデータがＡ
ＮＤゲート１６１，ＯＲゲート１６３を介して出力され
る。

このようにして各回路ブロックのテストを実行できるの
が、この回路では、スキャンの動作中においてはデータ
セレクタが各回路ブロックの出力データを選択してお
り、これによりスキャン動作中にスキャンレジスタの出
力値が順次変わっても順序回路を含む回路ブロック３６
の状態が変化しないようにしている。従ってこの例のよ
うに、スキャンパスに囲まれた回路ブロックが非同期の
順序回路であってもスキャンテストが可能となってい
る。

〔発明が解決しようとする問題点〕

従来の装置は以上のように構成されているので、非同期
順序回路を含むブロックについてもスキャンテストをす
ることができる。しかし、一般にはテストモードからス
キャンモードへ切り換わる時に、順序回路に与えられる
データがシリアルインされた信号値から、隣接する回路
ブロックの出力信号値に変化してしまう。このため、対
象とする非同期順序回路の状態が変化しないように入力
を設定することが困難で、多くの場合スキャンテストを
有効に実施することができないという問題があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、非同期順序回路を含む回路ブロックを含め
て容易にスキャンテスト可能な半導体集積回路装置を得
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体集積回路装置は、被テスト回路ブ
ロックの間に、 通常動作時は入出力端子間をスルー状態にして入力デー
タをそのまま出力し、テスト動作時は入力データを保
持，出力するスキャンレジスタと、このスキャンレジス
タの出力端子に接続され通常動作時及びテスト動作時の
テストモードにおいては上記スキャンレジスタの出力デ
ータを，テスト動作時のスキャンモードにおいてはスキ
ャン動作前のテストデータを保持してこれを次段の回路
ブロックに印加し続けるラッチ回路とを設けたものであ
る。

〔作用〕

この発明においては、通常動作時にはスキャンレジスタ
とその出力端子に接続されたラッチ回路とをスルー状態
にすることにより、対応する回路ブロックの入出力端子
が接続され、一方テスト動作時には上記スキャンレジス
タの出力端子に接続されたラッチ回路を非スルー状態と
することによって、スキャンモードの最中、前回印加し
たテストデータを保持してこれを対応する回路ブロック
に印加し続ける。

〔実施例〕

以下、本発明の実施例を図について説明する。第１図は
本発明の一実施例によるスキャンテスト回路の構成を示
し、図において、７１〜７３は組み合わせ回路又は順序
回路からなる回路ブロック、８〜１６はこれらの回路ブ
ロック間に設けられ、スルー状態に切り換え可能なスキ
ャンレジスタである。１７〜２５は対応するスキャンレ
ジスタの出力端子に接続され、同様にスルー状態に切り
換え可能なラッチ回路である。１はデータクロック入力
端子であり、各スキャンレジスタのデータの入力端子Ｔ
Ｄへ接続されている。２はスキャンイン端子、３８はス
キャンアウト端子であり、スキャンイン端子２はスキャ
ンレジスタ８のスキャンイン端子ＳＩに接続され、さら
にスキャンレジスタ８の出力端子Ｑは次のスキャンレジ
スタ９のスキャンイン端子ＳＩに接続され、同様に順次
スキャンレジスタの出力端子Ｑと次のスキャンレジスタ
のスキャンイン端子ＳＩが接続され、その結果として、
スキャンイン端子２とスキャンアウト端子３８の間に１
本のスキャンパスが形成されている。また、各スキャン
レジスタの出力端子Ｑは対応するラッチ回路のデータ入
力端子Ｄにそれぞれ接続され、ラッチ回路の出力端子Ｑ
はそれぞれ対応するブロックの入力端子に接続されてい
る。

また、６ａ，６ｂは第１，第２のスキャンクロック入力
端子であり、第１のスキャンクロック入力端子６ａはス
キャンレジスタの第１のクロック端子Ｔ１に接続され、
第２のスキャンクロック入力端子６ｂはスキャンレジス
タの第２のクロック端子Ｔ２に接続されている。３〜５
は通常のデータ入力端子であり、対応する回路ブロック
７１の入力端子に接続され、各回路ブロックの出力端子
は対応するスキャンレジスタのデータ入力端子Ｄに接続
されている。７はラッチ用クロック入力端子である。

第２図(a)は上記スキャンレジスタの一構成例を示すも
のであり、第１のラッチ７４と第２のラッチ７５を有す
る。図において、ＳＩはスキャンイン端子、Ｄはデータ
入力端子、Ｔ１，Ｔ２は第１，第２のクロック端子、Ｔ
Ｄはデータクロック入力端子、４１〜４４はインバー
タ、４５〜４７はｎ型ＭＯＳトランジスタ、Ｑは出力端
子であり、２相クロックを用いたレベルセンシティブな
スキャンレジスタを構成している。

第２図(b)は上記ラッチ回路の一構成例を示し、第３の
ラッチ７６を有する。図において、Ｄはデータ入力端
子、Ｔはクロック端子、４８〜５０はインバータ、５１
はｎ型ＭＯＳトランジスタ、Ｑは出力端子である。

次に動作について説明する。

まず通常動作について説明する。通常動作時において
は、第１のスキャンクロック入力端子６ａは“Ｌ”に
（Ｔ１＝“Ｌ”）、第２のスキャンクロック入力端子６
ｂ，データクロック入力端子１及びラッチ用クロック入
力端子７は“Ｈ”に（Ｔ２，ＴＤ，Ｔ＝“Ｈ”）固定さ
れる。結果として対応する回路ブロック間の入出力端子
間が直結される。

これを第２図(a)，(b)について説明すると、まずスキャ
ンレジスタにおいては、通常動作時には第１のデータク
ロック入力端子Ｔ１に“Ｌ”が、データクロック入力端
子ＴＤ及び第２のクロック端子Ｔ２に“Ｈ”が印加さ
れ、これによりデータ入力端子Ｄから出力端子Ｑまでス
ルー状態となる。またラッチ回路においては、クロック
端子Ｔに“Ｈ”が印加され、これによりデータ入力端子
Ｄから出力端子Ｑまでがスルー状態となる。このように
通常動作時にはスキャンレジスタのデータ入出力端子間
及びラッチ回路がスルー状態となり、対応する回路ブロ
ック間の入出力端子が直結されることとなる。

一方テスト動作時には次のようにスキャンモードとテス
トモードを順次繰り返して実行し、各ブロックのテスト
を実施する。このタイミング図を第６図に示す。

スキャンモード (a)データクロック入力端子１に“Ｌ”（ＴＤ＝
“Ｌ”）を印加してスキャンモードにする。

(b)第１及び第２のスキャンクロック入力端子６ａ，６
ｂに第６図に示すようなノンオーバーラップのポジティ
ブクロックを印加することにより、それに同期してスキ
ャンイン端子２からデータが各スキャンレジスタに順次
スキャンインされる。

(c)(b)と同時に、スキャンアウト端子３８からは前回の
テスト時に取り込んだ回路ブロック７１〜７３の出力デ
ータが順次スキャンアウトされる。

これを第２図(a)，(b)について説明すると、スキャンレ
ジスタにおいては、テスト時のスキャンモードにはデー
タクロック入力端子ＴＤには、“Ｌ”が印加されてお
り、この場合第１のクロック端子Ｔ１に印加される第１
のスキャンクロックに同期して、スキャンイン端子ＳＩ
からのデータがインバータ４１，４２からなる第１のラ
ッチ７４に保持される。その後、上記第１のスキャンク
ロックとはノンオーバラップの第２のスキャンクロック
が第２のクロック端子Ｔ２に印加され、そのクロックに
同期して、インバータ４３，４４からなる第２のラッチ
７５に上記第１のラッチ７４の値が保持される。その結
果、スキャンイン端子ＳＩからのデータが出力端子Ｑに
伝播される。

またラッチ回路においては、クロック端子Ｔは“Ｌ”に
固定され、これにより前回のテストモード時にラッチし
たテストデータを保持したままこれを回路ブロックに印
加し続ける。

テストモード (a)所望のテスト入力データをスキャンレジスタ８〜１
６に設定し終わったら、ラッチ用クロック入力端子７に
正のクロックパルスを１つ印加する。これにより、その
テスト入力データがラッチ回路の第３のラッチに保持さ
れるとともに、このデータが回路ブロックに印加され
る。また同時にデータ入力端子３〜５にも所定のテスト
データを印加する。

(b)次に各回路ブロックの動作が完了した時点で、デー
タクロック入力端子１に正のクロックパルスを１つ印加
する。これにより、各回路ブロックの出力信号が各々対
応するスキャンレジスタのデータ入力端子Ｄを通じてス
キャンレジスタ内の第１のラッチに保持される。

(c)続いて第２のスキャンクロック入力端子６ｂに正の
クロックパルスを１つ印加することにより、スキャンレ
ジスタ内の第２のラッチにも回路ブロックの出力信号が
保持される。

これを第２図(a)，(b)について説明すると、テストモー
ドにおいては、スキャンレジスタの第１のクロック端子
Ｔ１に“Ｌ”が印加されており、この場合データクロッ
ク入力端子ＴＤのクロックに同期して、データ入力端子
Ｄからのデータが第１のラッチ７４に保持され、さらに
第２のクロック端子Ｔ２に正のクロックパルスが印加さ
れると、第２のラッチ７５にもデータ入力端子Ｄからの
データが保持される。またラッチ回路においては、クロ
ック端子Ｔに印加されるクロック信号に同期してデータ
入力端子Ｄからのデータ（スキャンレジスタからのデー
タ）がインバータ４８，４９からなる第３のラッチ７６
に保持され、該データが回路ブロックに印加される。

(c)その後スキャンモードに移り、テストが進む。

このようにして各回路ブロックのテストができるが、上
記のような本実施例の回路では、スキャン動作中もラッ
チ回路が前回のテストパターンを保持し、そのパターン
を各回路ブロック７２，７３の入力端子に印加し続ける
ので、スキャン動作中にスキャンレジスタの値が次々に
変化しても、各回路ブロックの内部の状態は変化せず、
スキャンテストが可能となる。しかも、ラッチ回路１７
〜２５に保持されるデータはスキャンインされたデータ
であるからテストパターンは各回路ブロックで独立して
決定でき、容易にスキャンテストが実行できる。

なお、上記実施例ではスキャンレジスタとしてトランス
ミッションゲートとインバータで構成されるスキャンレ
ジスタを用いたが、第７図のようにＡＮＤ回路５５〜６
０とＮＯＲ回路６１〜６４とインバータ６５，６６でレ
ベルセンシティブなスキャンレジスタを構成してもよ
い。

また第２図(a)のスキャンレジスタ内のラッチはインバ
ータ２個を用いて帰還型のものを用いたが、第８図に示
すように、第２図(a)のインバータ４２，４４を除去し
た容量性のラッチを用いても構成することが可能であ
る。第８図の６７，６８は各々寄生容量を示している。

ここで第８図においは、帰還用のインバータがないため
に、４５〜４７のいずれかのｎ型ＭＯＳトランスミッシ
ョンゲートを通してインバータ４１，４３の入力に
“Ｈ”の信号が伝播すると、ｎ−ＭＯＳトランジスタの
しきい値電圧分だけ“Ｈ”レベルが低下してしまう。こ
のため第９図に示すように、ｐ型ＭＯＳトランジスタ６
９，７０をプルアップ用に設け、“Ｈ”レベルを確保
し、インバータ４１，４３の貫通電流を防止したスキャ
ンレジスタを用いてもよい。

また、第８図，第９図で示されるラッチの方式は、第２
図(b)のラッチにも同様に適用できる。

また、第２図(a)のスキャンレジスタでは、データ入力
端子Ｄに与えられた信号が出力端子Ｑまで到達するため
には、２つのラッチ７４，７５を通過する必要がある
が、第１０図に示すように、データ入力端子Ｄをｎ型Ｍ
ＯＳトランジスタ４６とインバータ４０を介して第２の
ラッチ７５に接続することにより、第１のラッチ７４を
通らずにデータ入力端子Ｄに与えられた信号が出力端子
Ｑへ到達するようにしても良い。

また、第２図(a)，(b)及び第８図，第９図に示したｎ型
とｐ型ＭＯＳトランジスタ、及び電源電位と接地電位は
各々入れ換えても良い。

〔発明の効果〕

以上のように、この発明によれば、スキャンレジスタと
してスルー状態に設定可能なものを用い、さらにその出
力端子に同様にスルー状態設定可能なラッチ回路を接続
し、このラッチ回路の出力端子に対応する回路ブロック
の入力端子を接続するようにしたので、通常動作時に
は、スキャンレジスタ及びラッチ回路をスルー状態にし
て各回路ブロック間で信号の受け渡しが可能であり、一
方テスト動作時では、前回のテスト入力パターンを各回
路ブロックに印加し続けたままスキャン動作が行えるの
で、非同期順序回路を対象としたスキャンテストが容易
に実施できるようになり、従ってテスト設計が容易にな
り、非同期順序回路を含む大規模な集積回路の設計コス
トの削減が図れる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体集積回路装置の
回路図、第２図(a)は該装置のスキャンレジスタ回路の
一構成例を示す図、第２図(b)は該装置のラッチ回路の
一構成例を示す図、第３図は従来の半導体集積回路装置
の回路図、第４図は従来装置のスキャンレジスタ回路を
示す図、第５図は従来装置の選択回路を示す図、第６図
は第１図の装置の動作を説明するための入出力端子のタ
イミング図、第７図，第８図，第９図，第１０図は各々
本発明の実施例によるスキャンレジスタ回路を示す回路
図である。 １……データクロック入力端子、２……スキャンイン端
子、６ａ，６ｂ……第１，第２のスキャンクロック入力
端子、７……ラッチ用クロック入力端子、８〜１６……
スキャンレジスタ、１７〜２５……ラッチ回路、７１〜
７３……組み合わせ回路又は順序回路からなる回路ブロ
ック、３８……スキャンアウト端子。 なお図中同一符号は同一又は相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 富岡 一郎 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 荒川 隆彦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (1)

【特許請求の範囲】
1. 【請求項１】少なくともそのうちの１つは順序回路を含
   む複数個の回路ブロック間でデータ伝送を行うととも
   に、上記各回路ブロックをスキャンテスト方式でテスト
   可能とした半導体集積回路装置であって、 上記複数個の回路ブロック間の各々に、伝播されるデー
   タのビット数に対応して設けられ、 通常動作時は前段回路ブロックの出力データをそのまま
   出力し、 テスト動作時は前段回路ブロックの出力データ又はスキ
   ャンテスト用のテストデータを外部クロックに同期して
   保持，出力し、 全体で１つのシフトレジスタ機能を有するよう各回路相
   互間がシフトレジスタパスで接続されてなる複数のスキ
   ャンレジスタと、 そのデータ入力端子が対応するスキャンレジスタのデー
   タ出力端子に接続して設けられ、 通常動作時は対応するスキャンレジスタの出力データを
   そのまま次段の回路ブロックに出力し、 テスト動作時のスキャンモードにおいてはスキャン動作
   前の対応するスキャンレジスタの出力データを保持して
   該データを次段の回路ブロックに印加し続け、テストモ
   ードにおいては対応するスキャンレジスタの出力データ
   を外部クロックに同期して保持，出力するラッチ回路
   と、 上記スキャンレジスタの各々に装置外部からテスト用の
   シリアルデータを設定するためのテストデータ設定手段
   と、 上記各スキャンレジスタのデータをシリアルデータとし
   て装置外部へ順次出力するためのテスト結果出力手段
   と、 通常動作とテスト動作の切り換え，スキャンモードとテ
   ストモードの切り換えを行う動作切り換え手段とを備え
   たことを特徴とする半導体集積回路装置。