TW510974B - Semiconductor device testing apparatus - Google Patents

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510974 A7 _________ B7 五、發明説明（1 ) (發明所屬之技術領域） (請先閲讀背面之注意事項再填寫本頁) 本發明係關於一種測試如半導體記憶體或裝載記憶體 之邏輯I C之各種半導體元件的半導體元件元件測試裝置 (習知技術） 第4圖係表示習知之半導體元件測試裝置之槪要。第 4圖係表示僅注重於測試裝置內之信號之路徑所表示之構 成。圖案發生部1 1係輸出施加於被測試半導體元件1 〇 之X位址信號X A D，Y位址信號Y A D，第一，第二元 件控制信號M U S 1，M U S 2，包含期待値資料E X的 測試圖案資料Τ Ρ等。 可程式資料選擇部1 2係依被測試半導體元件1 〇之 各梢規格區分此等信號，並分配於半導體元件測試裝置內 之各通道。 經濟部智慧財產局員工消費合作社印製 輸入信號循環延遲部1 3係將與被測試半導體元件 1 0之各輸入梢之規格一致之延遲施施加於各信號，又附 加電壓位準，脈寬等條件供應於被測試半導體元件1 〇作 爲輸入信號S I Ν。 另一方面，在可程式資料選擇部1 2分配於期待値資 料之通道的期待値資料Ε X，係在期待値資料循環延遲部 1 4施加一致於被測試半導體元件1 〇之輸出規格之延遲 之後，經期待値資料傳送路1 7對於邏輯比較部1 5供應 作爲期待値資料Ε X。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ΓΤΙ ''" 510974 A7 _ B7 五、發明説明（2 ) (請先閱讀背面之注意事項再填寫本頁) 在邏輯比較部1 5比較被測試半導體兀件1 〇所輸出 之應答輸出信號S ◦ U T，及經期待資料傳送部1 7所給 與之期待値資料E X，每當發生不一致時，則在發生不一 致之位元位置豎立表示不良之例如「1」理論，藉由該不 良位元位置輸出可特定不良晶胞位置的失效資料F L 1 〇 ，F L 1 1，F L 1 2 ……。 失效資料F L 1 0，F L 1 1，F L 1 2……係被輸 入在資料失效記憶體1 6，藉由該失效資料F L 1 〇， F L 1 1，F L 1 2……之輸入，資料失效記憶體1 6係 被切換成寫入模態，而在失效資料F L 1 〇，F L 1 1， F L 1 2 ......之發生時機，將圖案發生部1 1所輸出之 X位址信號X A D，Y位元信號Y A D，第一元件控制信 號M US 1，第二元件控制信號MU S 2及包含期待値資 料Ε X之測試圖案資料Τ Ρ經由資料傳送路1 8而以沒有 時間延遲地施以記億。 經濟部智慧財產局員工消費合作社印製 在此簡單地說明裝備於半導體元件測試裝置之失效記 憶體之種類。在裝備於半導體元件測試裝置之失效記憶體 有兩種失效記憶體。其一種係裝備與被測試半導體元件所 具有之位址同等之位址領域的位址失效記憶體，另一種係 記憶不良資料與位址及測試圖案資料的資料失效記憶體。 由於·位址失效記憶體係具有被測試半導體元件相同之 位址領域’因此需要火記憶體容量，亦即，每年記憶體之 容量逐漸增大’另一方面，要一次測試之半導體元件數也 由例如現行3 2個者，逐漸成爲6 4個，1 2 8個等多數 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） - 510974 A7 _ ___ B7 ____ 五、發明説明（3 ) ，則必需裝備與各被測試半導體元件之數量同等數量之失 效記憶體，使失效記憶體所需之成本變極高的缺點。 (請先閲讀背面之注意事項再填寫本頁) 對於此，資料失效記憶體係若發生不良之情形較少， 則小容量之失效記憶體就足夠。因此，擬廉價地提供半導 體元件測試裝置，則裝備資料失效記憶體1 6之形式的半 導體元件測試裝置較有利。 由此等背景而大都使用裝備資料失效記憶體1 6之半 導體元件測試裝置，惟被存取在資料失效記憶體1 6之資 料係在不良檢測時機從圖案發生部1 1所輸出之X位址信 號X A D，Y位址信號Y A D，測試圖案資料T P等，由 於從該資料推定失效所發生之位址或失效所發生之測試循 環等，因此在不良解析上有浪費時間與勞力之缺點。 使用第5圖說明該情形。第5圖之A係表示圖案發生 部1 1所輸出之X位址信號X A D，Y位址信號Y A D， 測試圖案資料T P，第一，第二元件控制信號M U S 1， M U S 2 ° 經濟部智慧財產局員工消費合作社印製 圖案發生部1 1所輸出之X位址信號X A D係在被測 試半導體元件1 0給與作爲列位址信號R 0 W 1，而γ位 址信號Y A D係在被測試半導體元件1 〇給與作爲行位址 信 C〇L10 ，C〇L11 ，CL0 12 ，COL13·.· • · · 〇

又，在該例子表示在藉由各列位址R〇W 1與行位址 C〇L 1 0〜COL 1 3被存取之四個位址（ROW1 ， COLIO ；R0W1 >C0L11 ；R0W1 , COL 本紙張尺玉^用中國國家標準（CNS ) A4規格（210X297公釐） 7〇l 510974 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（4 ) 1 2 ; R〇w 1 ，C〇L 1 3 )讀取作爲第二元件控制信 號M U S 2而給與指令R E A D之情形。又，第一元件控 制信號M U S 1之A C T係指示將列位址存取在被測試半 導體元件1 0之控制信號。又，E X 1 〇，e X 1 1， E X 1 2，E X 1 3 ......係表示與依照從讀取指令 R E A D從被測試半導體兀件1 〇所輸出之應管輸出信號 SOUT之每一位址之資料RD 1 〇，RD 1 1， RD 1 2，RD 1 3 ......(參照第5圖之B)邏輯比較的 期待値資料。 從圖案發生部1 1所輸出之此等各信號，係將其輸出 時機（t = 0 )稱爲初期時機者時，則在表示於第4圖之 施加信號循環延遲部1 3與期待値資料循環延遲部1 4被 延遲在表示於第5圖之B與C之狀態，而被輸入在被測試 半導體元件1 0與邏輯比較部1 5。 亦即，施加於被測試半導體元件1 〇之行位址信號 C〇Ll〇 ’ COL11 ’ C〇L12 ， COL13 ...... 係從分別施加列位址信號R 0 W 1之初期時機（t二0 ) 延遲二測試循環分量（t = 2 τ )而施加於被測試半導體 元件1 0。該延遲時間係藉由被測試半導體元件1 0之特 性被決定。又，讀取指令信號R E A D也表示延遲二測試 循環而被施加於被測試半導體元件1 〇之情形。 又，在該例子中，被測試半導體元件1 〇之應答輸出 信號SOUT之輸出資料RD10，RD11 ，RD12 ’ R D 1 3 ......係表示從給與讀取指令信號R E A D之時 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------------IT------- (請先閲讀背面之注意事項再填寫本頁) 510974 A7 -— B7 五、發明説明（5 ) 機後延遲三測試循環分量（t = 3 r )所輸出之情形（參 照第5圖之B )。 (請先閱讀背面之注意事項再填寫本頁) 因此’應答輸出信號RD10，RD11，RD12 ’ R D 1 3……係成爲從圖案發生部1 1之輸出之初期時 機延遲五測g式循環分量（t = 5 r )之時機被輸出。 所以’期待値資料E X 1 0，E X 1 1，E X 1 2， E x 1 3……係藉由期待値循環延遲部1 4，如第5圖之 C所示，在從初期時機延遲五測試循環分量之時機施加於 邏輯比較部1 5，而與讀取之資料R D 1 0，R D 1 1， R D 1 2 ’ R D 1 3……施以邏輯比較。表示於第5圖之 C 的 F L 1 〇，F L 1 1 ，F L 1 2 ，F L 1 3 ……係表 示邏輯比較之結果不一致所發生之失效資料。 經濟部智慧財產局員工消費合作社印製 第5圖之D係表示被輸入於資料失效記憶體1 6之各 資料的時機。依照表示於第4圖的半導體元件測試裝置之 構成，由於圖案發生部1 1所輸出的X位址信號X A D， Y位址信號Y A D，測試圖案資料T P，第一及第二元件 控制信號M U S 1，M U S 2，係在未延遲下被輸入在資 料失效記憶體1 6。因此在失效資料F L 1 0，F L 1 1 ，F L 1 2，F L 1 3……所發生之時機，從各該初期時 機分別延遲五測試循環後，自圖案發生部1 1所發生之資 料被存取記憶在資料失效記憶體1 6。 由第5圖之D可知，在資料失效記憶體中，圖案發生 器所發生之資料與失效資料之循環並不一致。 因此欲進行不良解析時，參照在儲存於圖案發生部 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 8 - 510974 A7 B7 五、發明説明（6 ) (請先閱讀背面之注意事項再填寫本頁) 1 1之每一各測試循環所輸出之圖案列。由被記憶在資料 失效記憶體1 3之資料，檢索其五測試循環分量前之資料 ’來推定不良發生位址及發生不良之圖案資料。因此有浪 費很多工夫與時間的缺點。 又’作爲不良解析之方法，有①特定發生不良之位址 ’及從發生該不良之位址讀取的讀取資料，及比較之期待 値來進行不良解析，或是②特定一直到發生不良爲止實際 上施加於被測試半導體元件之位址及元件控制信號，及施 加於邏輯比較部之期待値來進行不良發生原因之解析的方 法。 由於藉由在此等①，②之任何方法進行不良解析使得 圖案列之參照位置（參照之測試循環的位置）不相同，因 此成爲煩雜之作業。 (發明之槪要） 經濟部智慧財產局員工消費合作社印製 本發明之目的係在於提案一種即使採用任何之不良解 析方法，存取於資料失效記憶體之資料，亦即可成爲求得 之資料的半導體元件測試裝置者。 爲了達成該目的，本發明係具備將來自欲儲存資料失 效記憶體之圖案發生器的資料，給與任意之循環延遲而供 應於資料失效記憶體的可變延遲部。 作爲本發明之第一構成，提案一種半導體元件測試裝 置’係屬於將圖案發生部所輸出之位址信號，及元件控制 信號與測試圖案資料施加於被測試半導體元件，並將被測 -9 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 510974 A7 _ B7 五、發明説明（7 ) (請先閲讀背面之注意事項再填寫本頁) 試半導體元件之應答輸出信號在邏輯比較部與圖案發生部 所輸出之期待値比較，每當發生其比較結果不一致時，與 表示不良晶胞位置之失效資料一起，在發生不一致之時機 將圖案發生部所輸出之位址信號，包含期待値之測試圖案 資料，元件控制信號記憶在資料失效記憶體之形式的半導 體元件測試裝置，其特徵爲： 在從上述發生部一直到資料失效記憶體的資料傳送路 設置可變延遲部，藉由設定該可變延遲部之延遲時間，在 發生不一致之時機分別在上述圖案發生部所輸出之位址信 號，包含期待値資料之測試圖案資料，元件控制信號，個 別地任意地設定延遲量，作成可將如此地被延遲之信號記 憶在資料失效記憶體之構成。 經濟部智慧財產局員工消費合作社印製 作爲本發明之第二構成，提案一種半導體元件測試裝 置，係在第一構成之半導體元件測試裝置中，藉由設定可 變延遲部之延遲時間，在記憶失效資料之資料失效記憶體 的相同位址，記憶表示發生該失效的被測試半導體元件之 不良晶胞位置的位址，及施加於不良發生位址之測試圖案 資料及與該不良發生位址之應答輸出資料比較所用的期待 値資料之構成。 作爲本發明之第三構成，提案一種半導體元件測試裝 置，係在第一構成之半導體元入測試裝置中，藉由設定可 變延遲部之延遲時間，在資料失效記憶體，記憶一直到發 <生失效爲止施加於被測試半導體元件之位址信號及施加於 邏輯比較部之期待値資料之構成。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 1〇 _ ' 510974 A7 __ B7 . 五、發明説明（8 ) (請先閲讀背面之注意事項再填寫本頁) 依照依本發明之半導體元件測試裝置，藉由適當地設 定可變延遲部之延遲時間，可以任意地選定在不良發生時 存取在資料失效記憶體之資料的時機。 結果，對於發生不良的被測試半導體元件之位址，在 實際上施加之測試圖案及讀取其應答輸出時，也可以對應 地記憶與應答輸出資料比較的期待値資料，又也可以記憶 在發生不良之時機現在施加於被測試半導體元件之位址信 號及施加於邏輯比較部之期待値資料。 因此，由於可從資料失效記憶體立即讀取在不良解析 時，施加那些測試圖案於不良發生位址，或是在不良發生 時機施加於被測試半導體元件之位址信號及元件控制信號 之狀態，因此，可得到大幅度減少不良解析所需之工夫的 優點。 (發明之實施形態） 在第1圖表示依本發明之半導體元件測試裝置的一實 施例。在與第4圖對應之部分附與相同記號加以表示。 經濟部智慧財產局員工消費合作社印製 在本發明係在例如表示於第4圖之構成的半導體元件 測試裝置附加可變延遲部1 9之構成，爲其特徵者。 可變延遲部1 9係藉由從圖案發生部1 1插入在將各 種資料傳送至資料失效記憶體1 6的資料傳送路1 8，經 由該資料傳送路1 8被傳送至資料失效記憶體1 6的例如 X位址信號X A D之可變延遲手段1 9 A，Y位址信號 Y A D之可變延遲手段1 9 B，包含期待値資料E X之測 -11 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 510974 A7 B7 五、發明説明（9 ) (請先閱讀背面之注意事項再填寫本頁) 試圖案資料τ P的可變延遲手段1 9 C，元件控制信號 MUS 1之可變延遲手段1 9D，MUS 2之可變延遲手 段1 9 E所構成；構成對於各該手段可給與任意之測試循 環分量之延遲。 又，在此如上述地表示X位址信號X A D，Y位址信 號Y A D，包含期待値資料E X之測試圖案資料Τ P，元 件控制信號M U S 1，M U S 2，其他若希望記憶於資料 失效記憶體1 6之信號，視需要對於其信號也可以設置可 變延遲手段，係在本發明所提案之範疇。 在各可變延遲手段1 9 Α〜1 9 Ε中，藉由可將從圖 案發生部1 1所輸出之X位址信號X A D，Y位址信號 Y A D，包含期待値資料Ε X之測試圖案資料Τ P，元件 控制信號M U S 1，M U S 2分別成爲任意之測試循環分 量延遲之構成，而在資料失效記憶體1 6中，每當在邏輯 比較部1 5發生失效資料F L，可將任意時機之資料寫入 在與寫入該失效資料F L之位址相同之位址。 經濟部智慧財產局員工消費合作社印製 使用第2圖與第3圖說明其一例子。在表示於第2圖 之例子係表示在所有可變延遲手段1 9 Α〜1 9 Ε與設定 於期待値資料循環延遲部1 4之延遲循環數相同之該例設 定在給與五測試循環分量之延遲之狀態的情形。 因此，在資料失效記憶體1 6如第2 D圖所示，圖案 發生部1 1所輸出之各資料（X位址信號X A D，Y位址 信號Y A D，包含期待値資料Ε X的測試圖案資料Τ P， 第一元件控制信號M U S 1，第二元件控制信號M U S 2 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210Χ297公釐) _ 12 - 一 510974 A7 B7 五、發明説明（1〇) (請先閲讀背面之注意事項再填寫本頁) )係均被延遲五測試循環分量（t二5 r )後被供應，對 於失效資料F L 1 0，該失效所發生之位址R〇W 1與 C〇L 1 0所對應而被記憶，又作爲期待値係與該位址 R〇W 1與C〇L 1 0讀取之資料須比較的期待値 EX10，又第一及第二元件控制信號MUS1及 M U S 2均在相同時機被備齊而被寫入在與失效資料 F L 1 0相同之位址。 因此，在此時若從資料失效記憶體1 6讀取失效資料 F L 1 0時，則從記憶該失效資料F L 1 〇之位址一齊被 讀取其他之X位址信號X A D，Υ位址信號Y A D，圖案 資料T P，而可立即讀取發生失效的被測試半導體元件 1 0之位址，及在該位址寫入那些測試圖案資料等。 經濟部智慧財產局員工消費合作社印製 第3圖係表示在可變延遲手段1 9 A〜1 9 E設定其 他之延遲循環之情形。在該例子中，表示在延遲X位址信 號X A D之可變延遲手段1 9 A，及延遲第一位址控制信 號MU S 1之可變延遲手段1 9 D將延遲量設定爲0，而 在延遲Y位址信號YAD之可變延遲手段1 9 B，及延遲 第二位址控制信號M U S 2 (讀取指令信號R E A D )之 可變延遲手段1 9 E設定二測試循環之延遲時間，而在延 遲期待値資料之可變延遲手段1 9 C設定五測試循環之延 遲時間的情形。 藉該設定狀態，在邏輯比較部1 5中，發生不一致， 一直致發生失效資料F L 1 0爲止，對於全循環，記憶有 X位址信號X A D，Y位址信號Y A D，第一元件控制信 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -13 - 經濟部智慧財產局員工消費合作社印製 510974 A7 ___ B7 ____ 五、發明説明（11) 號M U S 1，第二元件控制信號M U S 2記憶有資料失效 記憶體。 因此，在此時依記憶於資料失效記憶體之順序，藉由 從資料失效記憶體讀取資料，可知悉一直到發生失效爲止 被施加於被測試半導體元件之資料的履歷，藉由檢索此等 履歷資料所求出而與進行不良解析之情形相比較而可極容 易地進行不良解析。 如上所述，依照本發明對於被記憶在資料失效記憶體 1 6之失效資料F L，在記憶該失效資料F L的相同住址 ，可記憶發生該失效的被測試半導體元件1 0之住址及期 待値資料。 又，依照該發明，一直到發生失效爲止，由於實際上 可記憶施加於被測試半導體元件1 0之位址信號及施加於 邏輯比較部1 5之期待値資料Ε X，因此藉由讀取該記憶 ，可得到容易地解析失效發生之原因等的優點。 又，由於使用成本比住址失效記憶體大幅度地廉價之 資料失效記憶體1 6而可進行不良解析，因此，也可得到 減低半導體元件之測試所需之成本的優點。 (圖式之簡單說明） 第1圖係表示用以說明依本發明之半導體元件測試裝 置之一實施例的方塊圖。 第2圖係表示用以說明在本發明之申請專利範圍第2 項所提案之半導體元件測試裝置之動作的時序圖。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐1 「14 - ' 一 ---------φ^—----——、玎——-----S. (請先閲讀背面之注意事項再填寫本頁) 510974 A7 _B7 五、發明説明（12) 第3圖係表示用以說明在本發明之申請專利範圍第3 項所提案之半導體兀件測試裝置之動作的時序圖。 (請先閲讀背面之注意事項再填寫本頁) 第4係表示用以說明在習知技術的方塊圖。 第5圖係表示用以說明在習知之半導體元件測試裝置 之動作的時序圖。 ( 記 號 之 說 明 ) 1 0 被 測 試 半 導 體 元件 1 1 圖 案 發 生 部 1 2 可 程 式 資 料 巳 擇 部 1 3 輸 入 信 Opfe 循 rm 延 遲 部 1 4 期 待 値 資 料 循 rm 延 遲部 1 5 邏 輯 比 較 部 1 6 資 料 失 效 記 憶 體 1 7 期 待 値 傳 送 路 1 8 資 料 傳 送 路 1 9 可 變 延 遲 部 X A D X 位 址 信 號 Y A D Y 位址 信 號 Μ U S 1 第 — 元 件 控 制 信 號 Μ U S 2 第 — 元件 控 制 信 號 Ε X 期 待 値 資 料 Τ P 測 試 圖 案 資 料 F L 1 〇 F L 1 3 … • · · 失 效資 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 經濟部智慧財產局員工消費合作社印製 -15- 510974 A7 B7 五、發明説明（13) R 0 W 1 列位址信號 C〇L 1〇〜C〇L 1 3 行位址信號 READ 讀取指令 RD10〜RD13 資料。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 公釐）

Claims (1)

1. 510974 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 1 · 一種半導體元件測試裝置，屬於將圖案發生部所 輸出之位址信號，及元件控制信號與測試圖案資料施加於 被測試半導體元件，並將被測試半導體元件之應答輸出信 號在邏輯比較部與上述圖案發生部所輸出之期待値比較， 每當發生其比較結果不一致時，與表示不良晶胞位置之失 效資料一起，在發生不一致之時機將上述圖案發生部所輸 出之位址信號，元件控制信號及期待値資料記憶在資料失 效記憶體之形式的半導體元件測試裝置，其特徵爲： 在從上述圖案發生部一直到上述資料失效記憶體的資 料傳送路設置可變延遲部，構成在圖案發生部輸出而被傳 送至資料失效記憶體之上述各信號給與任意之延遲量。 2 ·如申請專利範圍第1項所述的半導體元件測試裝 置，其中，上述可變延遲部係在從圖案發生部所發生之至 少上述位址信號，期待値資料，元件控制信號可任意地設 定延遲量。 經濟部智慧財產局員工消費合作社印製 3 ·如申請專利範圍第1項所述的半導體元件測試裝 置，其中，上述可變延遲部係在至少上述位址信號，包含 期待値資料之測試圖案資料，元件控制信號，可分別任意 地設定延遲量的複數可變延遲手段所構成。 4 ·如申請專利範圍第1項所述的半導體元件測試裝 置，其中，藉由設定上述可變延遲部之延遲時間，在上述 資料失效記憶體之相同位址，記憶在上述邏輯比較部檢測 不一致之時機表示該不良晶胞位置之失效資料，同時記憶 不良發生位址，及施加於不良發生位址之測試圖案資料 本^氏張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐) 「17 - ------ 510974 A8 B8 C8 D8 六、申請專利範圍 及與該不良發生位址之應答輸出資料相比較的期待値資料 〇 5 ·如申請專利範圍第1項所述的半導體元件測試裝 置，其中，藉由設定上述可變延遲部之延遲時間，在上述 資料失效記憶體，依與表示發生不一致之不良晶胞位置的 失效資料，及將一直到發生該不良爲止施加於被測試半導 體元件之位址以及控制信號施加於被測試半導體元件相同 之順序，或是依與一直到發生不良爲止將施加於邏輯比較 部之期待値資料施加於邏輯比較部相同順序實施記憶。 ---------------訂------S. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 18