DE10124878A1

DE10124878A1 - Testvorrichtung für Halbleiterbauelemente

Info

Publication number: DE10124878A1
Application number: DE10124878A
Authority: DE
Inventors: Masaru Tsuto
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2000-05-24
Filing date: 2001-05-22
Publication date: 2002-03-28
Anticipated expiration: 2021-05-23
Also published as: KR20010107716A; US6678852B2; US20010047500A1; DE10124878B4; JP2001338498A; JP4612150B2; TW510974B; KR100576998B1

Abstract

Ein Adressensignal, ein Bauelementensteuersignal und Testmusterdaten, die von einem Mustererzeugungsteil ausgegeben werden, werden an ein im Test befindliches Halbleiterbauelement angelegt, ein Antwortausganssignal von dem im Test befindlichen Halbleiterbauelement wird von einem Logikvergleichsteil mit Erwartungswertdaten verglichen, die von dem Mustererzeugungsteil ausgegeben werden, und der Logikvergleichsteil erzeugt bei Feststellen eines Übereinstimmungsmangels im Vergleichsergebnis Fehlerdaten, die eine Fehlerspeicherzelle repräsentieren, welche Daten zusammen mit dem Adressensignal, dem Bauelementensteuersignal und den Erwartungswertdaten, die von dem Mustererzeugungsteil ausgegeben werden, in einem Datenfehlerspeicher gespeichert werden, wobei ein variabler Verzögerungsteil in einem Datenübertragungsweg, der den Mustererzeugungsteil mit dem Datenfehlerspeicher verbindet, vorgesehen ist und das Adressensignal, die Erwartungswertdaten und das Bauelementsteuersignal jeweils einer beliebigen Zeitverzögerung unterziehen kann.

Description

Hintergrund der Erfindung 1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine Testvorrichtung für Halbleiterbauelemente zum Testen beispielsweise von verschiedenen Halbleiterbauelementen wie Halbleiterspeichern oder Logik-ICs mit montierten Speichern.

2. Beschreibung des Standes der Technik

Fig. 4 zeigt eine Übersicht über eine herkömmliche Vorrichtung zum Testen von Halbleiterbau elementen. Fig. 4 zeigt eine Ausgestaltung, die lediglich Signalwege in der Testvorrichtung berücksichtigt. Ein Mustererzeugungsteil 11 gibt Signale oder Daten wie ein X-Adressensignal XAD, ein Y-Adressensignal YAD, ein erstes und ein zweites Bauelementsteuersignal MUS1 und MUS2, Testmusterdaten TP, die Erwartungswertdaten EX enthalten, und ähnliches aus, die an ein zu testendes Halbleiterbauelement 10 angelegt werden sollen.

Ein programmierbares Datenwählteil 12 klassifiziert diese Signale oder Daten nach Maßgabe von Spezifikationen der einzelnen Pins des zu testenden Halbleiterbauelements und weist diese Signale entsprechenden Kanälen in der Testvorrichtung für Halbleiterbauelemente zu.

Ein Eingangssignal-Zyklusverzögerungsteil 13 gibt jedem Signal eine Verzögerung, die mit der Spezifikation des jeweiligen Pins des zu testenden Halbleiterbauelements 10 übereinstimmt und stellt außerdem seinen Spannungspegel und seine Impulsbreite nach Maßgabe der Spezifikations bedingungen ein, um das verzögerte und eingestellte Signal als Eingangssignal SIN dem zu testenden Halbleiterbauelement 10 zu liefern.

Andererseits werden Erwartungswertdaten EX, die von dem programmierbaren Datenwählteil 12 einem Erwartungswertdatenkanal zugeordnet werden, über einen Erwartungswertdatenübertra gungsweg 17 als Erwartungswertdaten EX einem Logikvergleichsteil 15 geliefert, nachdem sie von einem Erwartungswertdaten-Zyklusverzögerungsteil 14 einer Verzögerung unterzogen wurden, die mit Ausgabespezifikationen des zu testenden Halbleiterbauelements 10 überein stimmt.

Der Logikvergleichsteil 15 vergleicht ein Antwortausgangssignal SOUT, das von dem zu testen den Halbleiterbauelement 10 ausgegeben wird, mit Erwartungswertdaten EX, die über den Erwartungswertdatenübertragungsweg 17 zugeführt werden. Wenn bei dem Vergleich ein Übereinstimmungsmangel auftritt, wird beispielsweise eine logische "1", die einen Fehler repräsentiert, in einer Bitposition gesetzt, wo der Übereinstimmungsmangel auftrat, und Fehlerda ten FL10, FL11, FL12, . . ., die jeweils in der Lage sind eine Fehlerzellenposition auf der Basis dieser Fehlerbitposition zu bezeichnen, werden von dem Logikvergleichsteil 15 ausgegeben.

Jedes Datum der Fehlerdaten FL10, FL11, FL12, . . ., wird einem Datenfehlerspeicher 16 eingege ben, und der Datenfehlerspeicher 16 wird durch die Eingabe jedes der Fehlerdatums FL10, FL11, FL12, . . ., in einen Schreibmodus geschaltet. Ein X-Adressensignal XAD, ein Y-Adressensignal YAD, ein erstes und ein zweites Bauelementsteuersignal MUS1 und MUS2 und Testmusterdaten TP, die Erwartungswertdaten EX enthalten und von dem Mustererzeugungsteil 11 zu einem Zeitpunkt ausgegeben werden, zu dem jeweils die Fehlerdaten FL10, FL11, FL12, . . ., erzeugt werden, werden über einen Datenübertragungsweg 18 ohne jegliche Verzögerung aufgenommen und in dem Datenfehlerspeicher 16 gespeichert.

Es sollen hier Typen von Fehlerspeichern, die in einer Testvorrichtung für Halbleiterbauelemente montiert werden sollen, kurz beschrieben werden. Es gibt zwei Typen von Fehlerspeichern, die beide in einer Testvorrichtung für Halbleiterbauelemente montiert werden. Eine der beiden Typen ist ein Adressenfehlerspeicher, der denselben Adressenraum wie das zu testende Halbleiterbau element aufweist, und der andere ist ein Datenfehlerspeicher, der Fehlerdaten, Adressendaten und Testmusterdaten speichert.

Ein Adressenfehlerspeicher erfordert eine große Speicherkapazität, da er denselben Adressenraum wie das zu testende Halbleiterbauelement aufweist. D. h., die Speicherkapazität wird Jahr für Jahr immer größer und, wenn die Anzahl gleichzeitig getesteter Halbleiterbauelemente auch noch von gegenwärtig beispielsweise 32 auf 64 oder 128 etc. zunimmt, besteht bei einem Adressenfehler speicher der Nachteil, daß die gleiche Anzahl Fehlerspeicher wie zu testender Halbleiterspeicher an einer Testvorrichtung montiert werden muß, weshalb die Kosten für die montierten Fehler speicher extrem hoch werden.

Wenn im Gegensatz dazu die Anzahl des Auftretens von Fehlern klein ist, kann die Fehler speicherkapazität eines Datenfehlerspeichers klein sein. Daher ist im Hinblick auf die Schaffung einer preiswerteren Testvorrichtung für Halbleiterbauelemente eine Testvorrichtung für Halbleiter bauelemente eines Typs, der mit einem Datenfehlerspeicher 16 versehen ist, vorteilhaft. Vor diesem Hintergrund wird in vielen Fällen eine Testvorrichtung für Halbleiterbauelemente verwen det, an der ein Datenfehlerspeicher montiert ist. Bei den in dem Datenfehlerspeicher 16 zu speichernden Daten handelt es sich jedoch um ein X-Adressensignal XAD, ein Y-Adressensignal YAD, Testmusterdaten TP und ähnliches, die von dem Mustererzeugungsteil 11 zu dem Zeitpunkt ausgegeben werden, zu dem ein Fehler festgestellt wird. Da von diesen Daten die Adresse, an der ein Fehler auftrat, der Testzyklus, bei dem ein Fehler auftrat oder ähnliches bewertet werden muß, ergibt sich der Nachteil, daß die Fehleranalyse mehr Zeit und Arbeitslast beansprucht.

Diese Situation wird nachfolgend unter Bezug auf Fig. 5 erläutert. Unter der Bezeichnung A zeigt Fig. 5 ein X-Adressensignal XAD, ein Y-Adressensignal YAD, Testmusterdaten TP sowie ein erstes und ein zweites Bauelementsteuersignal MUS1 und MUS2, die von dem Mustererzeu gungsteil 11 ausgegeben werden.

Ein X-Adressensignal XAD, das von dem Mustererzeugungsteil 11 ausgegeben wird, wird dem zu testenden Halbleiterbauelement 10 als Zeilenadressensignal ROW1 geliefert, und ein Y-Adressen signal YAD wird dem zu testenden Halbleiterbauelement 10 als eines von Spaltenadressensigna len COL10, COL11, COL12, COL13, . . ., geliefert.

Zusätzlich ist in diesem Beispiel ein Fall dargestellt, wo ein Lesebefehl READ als das zweite Bauelementsteuersignal MUS2 an jede von vier Adressen (ROW1, COL10; ROW1, COL11; ROW1, COL12; ROW1, COL13), auf die durch die Zeilenadresse ROW1 und die Spaltenadressen COL10 bis COL13 zugegriffen werden soll, angelegt wird. Ferner wird als das erste Bauelement steuersignal MUS1 ein Steuersignal ACT angelegt, welches das zu testende Halbleiterbauelement anweist, eine Zeilenadresse aufzunehmen. Weiterhin sind EX10, EX11, EX12, EX13, . . . Erwar tungswertdaten, die logisch mit Antwortausgangssignalen RD10, RD11, RD12, bzw. RD13, . . . verglichen werden (siehe Fig. 5B), welche von dem zu testenden Halbleiterbauelement nach Maßgabe des Lesebefehls READ ausgegeben werden.

Diese von dem Mustererzeugungsteil 11 ausgegebenen Signale sind, wenn man die Ausgabe zeitlage (t = 0) eines jeweiligen Signals als seine Anfangszeitlage bezeichnet, durch das Eingangs signal-Zyklusverzögerungsteil 13 und das Erwartungswertdaten-Zyklusverzögerungsteil 14, die in Fig. 4 gezeigt sind, auf die Zustände, die in B und C in Fig. 5 gezeigt sind, verzögert, und werden dem zu testenden Halbleiterbauelement 10 und dem Logikvergleichsteil 15 über ihre jeweiligen Übertragungswege eingegeben.

D. h., jedes der Adressensignale COL10, COL11, COL12, COL13, . . ., die an das zu testende Halbleiterbauelement anzulegen sind, ist gegenüber seiner Anfangszeitlage (t = 0), zu der das entsprechende Zeilenadressensignal ROW1 angelegt wird, um zwei Testzyklen (t = 21 verzögert und wird dann an das zu testende Halbleiterbauelement 10 angelegt. Diese Verzögerungszeit wird von einer Eigenschaft des zu testenden Halbleiterbauelements 10 bestimmt. Darüber hinaus ist ein Fall dargestellt, bei dem jedes der Lesebefehlssignale READ ebenfalls um zwei Testzyklen verzögert wird und an das zu testende Halbleiterbauelement 10 angelegt wird.

Außerdem ist bei diesem Beispiel ein Fall dargestellt, bei dem jedes der Antwortausgangssignale RD10, RD11, RD12, RD13, . . . des zu testenden Halbleiterbauelements 10 um drei Testzyklen gegenüber der Zeitlage, bei welcher das entsprechende Lesebefehlssignal READ angelegt wird, verzögert und ausgegeben wird (siehe B in Fig. 4).

Daher wird jedes der Antwortausgangssignale RD10, RD11, RD12, RD13, . . . mit einer Zeitlage ausgegeben, die um fünf Testzyklen (t = 5τ) von seiner Ausgabe-Anfangszeitlage vom Musterer zeugungsteils 11 verzögert ist.

Aus diesem Grund werden die Erwartungswertdaten EX10, EX11, EX12, EX13, . . ., gemäß C in Fig. 5 jeweils mit einer durch den Erwartungswertdaten-Zyklusverzögerungsteil 14 um fünf Testzyklen von der jeweiligen Anfangszeitlage verzögerten Zeitlage an den Logikvergleichsteil 15 angelegt und logisch mit dem entsprechenden der Lesedaten RD10, RD11, RD12, RD13, . . . verglichen. FL10, FL11, FL12, FL13, . . ., die in C in Fig. 5 gezeigt sind, stellen Fehlerdaten dar, die infolge von Übereinstimmungsmängeln bei dem jeweiligen Vergleichen erzeugt werden.

D von Fig. 5 zeigt Zeitlagen der jeweiligen Daten, die dem Datenfehlerspeicher 16 eingegeben werden. Nach Maßgabe des Aufbaus der Testvorrichtung für Halbleiterbauelemente, der in Fig. 4 gezeigt ist, werden ein X-Adressensignal XAD, ein Y-Adressensignal YAD, Testmusterdaten TP und ein erstes und ein zweites Bauelementsteuersignal MUS1 und MUS2 ohne Verzögerung dem Datenfehlerspeicher 16 eingegeben. Zu dem Zeitpunkt, zu dem die einzelnen Fehlerdaten FL10, FL11, FL12, FL1. . ., erzeugt werden, werden Daten, die von dem dem Mustererzeugungsteil 11 fünf Testzyklen nach der jeweils entsprechenden Anfangszeitlage erzeugt werden, aufgenommen und in dem Datenfehlerspeicher 16 gespeichert.

Wie aus D von Fig. 5 ersichtlich, stimmt der Zyklus der von dem Mustererzeugungsteil 11 erzeugten Daten nicht mit dem Zyklus der Fehlerdaten am Datenfehlerspeicher überein.

Daher muß im Fall der Durchführung einer herkömmlichen Fehleranalyse eine Reihe von Muster folgen, die in dem Mustererzeugungsteil 11 gespeichert sind und von ihm synchron mit Test zyklen ausgegeben werde, referiert werden, und Daten, die den analysierten Fehlerdaten um fünf Testzyklen vorausgehen, müssen gesucht und dann in dem Datenfehlerspeicher 16 gespeichert werden, um die Adresse abzuschätzen, bei der der Fehler aufgetreten ist, und die Musterdaten, bei denen der Fehler festgestellt wurde. Daher ergibt sich in diesem Fall der Nachteil, daß sehr viel mehr Arbeitslast anfällt und eine lange Zeit in Anspruch genommen wird.

Zusätzlich gibt es zwei Verfahren der Fehleranalyse, d. h. (1) die Durchführung einer Fehleranalyse durch Spezifizieren einer Adresse, wo ein Fehler aufgetreten ist, von Daten, die von der Adresse ausgelesen wurden, an der der Fehler aufgetreten ist, sowie eines Erwartungswerts, der für den Vergleich herangezogen wird, oder (2) die Durchführung einer Fehlerursachenanalyse durch Spezifizieren von Adressen und Bauelementsteuersignalen, die tatsächlich an das zu testende Halbleiterbauelement bis zu dem Zeitpunkt, bei ein Fehler aufgetreten ist, angelegt wurden, sowie von Erwartungswerten, die an den Logikvergleichsteil bis zu dem Zeitpunkt, zu dem der Fehler auftrat, angelegt wurden. Da die Referenzposition in der Musterreihe (eine zu referierende Testzyklusposition) abhängig davon verschieden ist, welches der Verfahren (1) und (2) für die Fehleranalyse verwendet wird, ist die Arbeit sehr mühsam.

Kurze Zusammenfassung der Erfindung

Es ist eine Aufgabe der vorliegenden Erfindung, eine Testvorrichtung für Halbleiterbauelemente zu schaffen, bei der in dem Fehlerspeicher gespeicherte Daten als richtige Daten verwendet werden können, unabhängig davon, mit welcher der beiden Fehleranalysemethoden sie gewonnen werden sollen.

Zur Lösung dieser Aufgabe enthält die Testvorrichtung für Halbleiterbauelemente gemäß der vorliegenden Erfindung einen variablen Verzögerungsteil, der Daten von dem Mustergenerator, die in dem Datenfehlerspeicher gespeichert werden sollen, einer Verzögerung beliebiger Zyklen unterwirft, um dadurch die verzögerten Daten dem Datenfehlerspeicher zu liefern.

Bei einer ersten Konfiguration der vorliegenden Erfindung wird in einer Testvorrichtung für Halbleiterbauelemente eines Typs mit einer Konfiguration, bei der ein Adressensignal, ein Bauelementsteuersignal und Testmusterdaten, die von einem Mustererzeugungsteil ausgegeben werden, an ein zu testendes Halbleiterbauelement angelegt werden, ein Antwortausgangssignal von dem zu testenden Halbleiterbauelement durch einen Logikvergleichsteil mit Erwartungswert daten verglichen, die von dem Mustererzeugungsteil ausgegeben werden, und zu einem Zeit punkt, zu dem ein Übereinstimmungsmangel in dem Vergleichsergebnis auftritt, werden ein Adressensignal, Testmusterdaten, die Erwartungswertdaten enthalten, und Bauelementsteuer signale, die von dem Mustererzeugungsteil zu diesem Zeitpunkt ausgegeben werden, in einem Datenfehlerspeicher zusammen mit Fehlerdaten gespeichert, die eine Fehlerzellenposition repräsentieren. Hierbei wird eine Testvorrichtung für Halbleiterbauelemente vorgeschlagen, bei der ein variables Verzögerungsteil in einem Datenübertragungsweg vorgesehen ist, der den Mustererzeugungsteil mit dem Datenfehlerspeicher verbindet. Auf der Basis einer in dem variablen Verzögerungsteil eingestellten Verzögerungszeit werden jeweils das Adressensignal, die Testmusterdaten, die Erwartungswertdaten enthalten, und die Bauelementsteuersignale, die von dem Mustererzeugungsteil zum Zeitpunkt des Auftretens des Übereinstimmungsmangels ausgegeben werden, einer beliebigen Verzögerung unterzogen, und die so verzögerten Daten können in dem Datenfehlerspeicher gespeichert werden.

Bei einer zweiten Konfiguration der vorliegenden Erfindung wird bei der Testvorrichtung für Halbleiterbauelemente der ersten Konfiguration eine Testvorrichtung für Halbleiterbauelemente mit einer Konfiguration vorgeschlagen, bei der auf der Basis der in dem variablen Verzögerungs teil eingestellten Verzögerungszeit Adressendaten, die eine Fehlerspeicherzelle des getesteten Halbleiterbauelements, bei der der Fehler auftrat, Testmusterdaten, die an die Adresse, wo der Fehler auftrat, angelegt wurden, und Erwartungswertdaten zum Vergleich mit einem Antwortaus gangssignal der Adresse, wo der Fehler aufgetreten ist, an derselben Adresse des Datenfehler speichers zur Speicherung von Fehlerdaten gespeichert werden.

Bei einer dritten Konfiguration der vorliegenden Erfindung wird bei der Testvorrichtung für Halbleiterbauelemente mit der ersten Konfiguration eine Testvorrichtung für Halbleiterbauele mente mit einer Konfiguration vorgeschlagen, bei der auf der Basis der in dem variablen Verzöge rungsteil eingestellten Verzögerungszeit Adressensignale, die an das getestete Halbleiterbauele ment bis zu einem Zeitpunkt angelegt wurden, zu dem ein Fehler auftritt, und Erwartungswertda ten, die an den Logikvergleichsteil bis zu dem Zeitpunkt angelegt wurden, wo der Fehler auftritt, in dem Datenfehlerspeicher gespeichert werden.

Gemäß der Testvorrichtung für Halbleiterbauelemente der vorliegenden Erfindung kann die Zeitlage von in dem Datenfehlerspeicher zum Zeitpunkt des Auftretens eines Fehlers zu spei chernder Daten beliebig ausgewählt werden, indem eine Verzögerungszeit des variablen Verzöge rungsteils geeignet eingestellt wird.

Als Folge davon ergibt sich, daß, wenn ein Testmuster, das tatsächlich an einer Adresse eines getesteten Halbleiterbauelements angelegt wurde, bei der ein Fehler auftrat, und das entspre chende Antwortausgangssignal ausgelesen werden, die Antwortausgangsdaten in dem Daten fehlerspeicher in Korrelation mit Erwartungswertdaten, mit denen sie zu vergleichen sind, gespeichert werden können. Zu einem Zeitpunkt, zu dem ein Fehler auftritt, können außerdem ein Adressensignal, das gerade an das getestete Halbleiterbauelement angelegt wird, und Erwar tungswertdaten, die an den Logikvergleichsteil angelegt werden, an derselben Adresse des Datenfehlerspeichers gespeichert werden.

Daher können zur Zeit einer Fehleranalyse ein Testmuster, das an eine Adresse angelegt wurde, bei der ein Fehler auftrat, oder der Zustand eines Adressensignals und eines Bauelementsteuer signals, die an das getestete Halbleiterbauelement angelegt wurden, als ein Fehler auftrat, unmittelbar aus dem Datenfehlerspeicher ausgelesen werden. Folglich ergibt sich der Vorteil, daß die Arbeitslast, die für die Fehleranalyse aufgebracht werden muß, deutlich verringert werden kann.

Kurze Beschreibung verschiedener Ansichten der Zeichnungen

Fig. 1 ist ein Blockdiagramm zur Erläuterung einer Ausführungsform einer Testvorrichtung für Halbleiterbauelemente gemäß der vorliegenden Erfindung,

Fig. 2 ist ein Zeitdiagramm zur Erläuterung der Betriebsweise einer Testvorrichtung für Halbleiterbauelemente, wie sie in Anspruch 2 der vorliegenden Erfindung vorgeschla gen wird,

Fig. 3 ist ein Zeitdiagramm zur Erläuterung der Betriebsweise einer Testvorrichtung für Halbleiterbauelemente, wie sie in Anspruch 3 der vorliegenden Erfindung vorgeschla gen wird,

Fig. 4 ist ein Blockdiagramm zur Erläuterung des Standes der Technik, und

Fig. 5 ist ein Zeitdiagramm zur Erläuterung der Betriebsweise einer herkömmlichen Testvor richtung für Halbleiterbauelemente, wie sie in Fig. 4 gezeigt ist.

Detaillierte Beschreibung der Erfindung

Fig. 1 zeigt eine Ausführungsform einer Testvorrichtung für Halbleiterbauelemente gemäß der vorliegenden Erfindung. Teile in Fig. 1, die solchen in Fig. 4 entsprechen, sind mit denselben Bezugszahlen wie in Fig. 4 versehen.

Die vorliegende Erfindung zeichnet sich dadurch aus, daß die Testvorrichtung für Halbleiterbau elemente durch Hinzufügen eines variablen Verzögerungsteils zur Testvorrichtung für Halbleiter bauelemente mit einem Aufbau, wie er beispielsweise in Fig. 4 gezeigt ist, aufgebaut ist.

Das variable Verzögerungsteil 19 ist in einen Datenübertragungsweg 18 eingefügt, der zur Übertragung verschiedener Daten und Signale, die von dem Mustererzeugungsteil 11 ausgegeben werden, an den Datenfehlerspeicher 16 dient. Das variable Verzögerungsteil 19 funktioniert derart, daß jeweilige Daten und Signale, die von dem Testmustererzeugungsteil ausgegeben werden, einer Verzögerung um Verzögerungszeiten beliebiger Testzyklen unterzogen werden können, und ermöglicht, daß die so verzögerten Daten und Signale an den Datenfehlerspeicher 16 übertragen werden. Er umfaßt eine Mehrzahl variabler Verzögerungseinrichtungen 19A bis 19E. Die variable Verzögerungseinrichtung 19A ist für das X-Adressensignal XAD, die variable Verzögerungseinrichtung 19B ist für das Y-Adressensignal YAD, die variable Verzögerungsein richtung 19C ist für die Testmusterdaten TP, die die Erwartungswertdaten EX enthalten, die variable Verzögerungseinrichtung 19D ist für das erste Bauelementsteuersignal MUS1, und die variable Verzögerungseinrichtung 19E ist für das zweite Bauelementsteuersignal MUS2.

Obwohl bei dieser Ausführungsform, wie oben beschrieben, das X-Adressensignal XAD, das Y- Adressensignal YAD, die Testmusterdaten TP, die die Erwartungswertdaten EX enthalten, und die Bauelementsteuersignale MUS1 und MUS2 dargestellt sind, liegt es im Rahmen der vorliegen den Erfindung, erforderlichenfalls weitere variable Verzögerungseinrichtungen für jedwede anderen Signale vorzusehen, die in dem Datenfehlerspeicher 16 gespeichert werden sollen.

Wenn die Testvorrichtung für Halbleiterbauelemente so aufgebaut wird, daß die jeweiligen Daten und Signale, etwa das X-Adressensignal XAD, das Y-Adressensignal YAD, die Testmusterdaten TP, die die Erwartungswertdaten EX enthalten, und die Bauelementsteuersignale MUS1 und MUS2, die von dem Mustererzeugungsteil 11 ausgegeben werden, um beliebige Testzyklen von den entsprechenden variablen Verzögerungseinrichtungen 19A bis 19E verzögert werden, können diese Daten und Signale an derselben Adresse des Datenfehlerspeichers 16 gespeichert werden, an der Fehlerdaten FL zu einem Zeitpunkt geschrieben werden, zu dem die Fehlerdaten FL von dem Logikvergleichsteil 15 erzeugt werden.

Ein Beispiel der obigen Betriebsweise wird nachstehend unter Verwendung der Fig. 2 und 3 erläutert. Bei dem in Fig. 2 gezeigten Beispiel ist ein Fall dargestellt, bei dem eine Zeitverzögerung um dieselben Verzögerungszyklen wie die Verzögerung um Testzyklen, die in dem Erwartungs wertdaten-Zyklusverzögerungsteil 14 eingestellt ist, d. h. eine Verzögerung von fünf Testzyklen bei diesem Beispiel in jeder einzelnen aller variablen Verzögerungseinrichtungen 19A bis 19E eingestellt ist.

Wie unter D in Fig. 2 gezeigt werden deshalb jeweils die Daten (ein X-Adressensignal XAD, ein Y- Adressensignal YAD, Testmusterdaten TP, die Erwartungswertdaten EX enthalten, ein erstes Bauelementsteuersignal MUS1 und ein zweites Bauelementsteuersignal MUS2), die von dem Mustererzeugungsteil 11 ausgegeben werden, um fünf Testzyklen verzögert und an den Daten fehlerspeicher 16 geliefert. Bezüglich Fehlerdaten FL10, werden Adressendaten ROW1, COL10 einer Speicherzelle, bei der der Fehler auftrat, in dem Datenfehlerspeicher in Korrelation mit den Fehlerdaten FL10 gespeichert. Bezüglich eines Erwartungswerts, wird ein Erwartungswert EX10, der mit den Daten zu vergleichen ist, der von der Adresse ROW1, COL10 ausgelesen wird, an derselben Adresse wie die Fehlerdaten FL10 gespeichert. Weiterhin werden auch das erste und das zweite Bauelementsteuersignal MUS1 und MUS2 auf dieselbe Zeitlage ausgerichtet und an derselben Adresse wie die Fehlerdaten FL10 in dem Datenfehlerspeicher 16 gespeichert.

Wenn daher in diesem Fall die Fehlerdaten FL10 aus dem Datenfehlerspeicher 16 ausgelesen werden, werden das X-Adressensignal XAD, das Y-Adressensignal YAD und die Testmusterdaten TP zusammen von der Adresse ausgelesen, wo die Fehlerdaten FL10 gespeichert sind. Somit können die Adressendaten einer Speicherzelle des im Test befindlichen Halbleiterbauelements 10, bei der ein Fehler auftrat, an dieser Adresse gespeicherte Testmusterdaten und ähnliches unmittelbar ausgelesen werden.

Fig. 3 zeigt einen Fall, wo verschiedene Verzögerungszyklen in den variablen Verzögerungsein richtungen 19A bis 19E eingestellt sind. Bei diesem Beispiel ist eine Verzögerungszeit 0 in jeder der variablen Verzögerungseinrichtungen 19A zur Verzögerung eines X-Adressensignals XAD und der variablen Verzögerungseinrichtung 19D zur Verzögerung eines ersten Bauelementsteuer signals MUS1 eingestellt, eine Verzögerungszeit von zwei Testzyklen ist in jeder der variablen Verzögerungseinrichtungen 19B zur Verzögerung eines Y-Adressensignals YAD und der variablen Verzögerungseinrichtung 19E zur Verzögerung des zweiten Bauelementsteuersignals MUS2 (des Lesebefehlssignals READ) eingestellt, und eine Verzögerungszeit von fünf Testzyklen ist in der variablen Verzögerungseinrichtung 19C zur Verzögerung von Erwartungswertdaten eingestellt.

Bei dieser Einstellung werden X-Adressensignale XAD, Y-Adressensignale YAD, erste Bauele mentsteuersignale MUS1 und zweite Bauelementsteuersignale MUS2 in dem Datenfehlerspeicher über alle Zyklen hinweg bis zu einem Zeitpunkt gespeichert, zu dem ein Übereinstimmungsmangel auftritt und Fehlerdaten FL10 vom Logikvergleichsteil 15 erzeugt werden.

Dadurch, daß in diesem Fall die Daten von dem Datenfehlerspeicher in der Folge, in der sie gespeichert wurden, ausgelesen werden, erfährt man den Verlauf der Daten, die an das getestete Halbleiterbauelement bis zu dem Zeitpunkt angelegt wurden, zu dem der Fehler auftrat. Daher kann die Fehlerursachenanalyse sehr leicht durchgeführt werden, verglichen mit dem Fall, wo derartige Verlaufsdaten in der herkömmlichen Vorrichtung durch einen Suchvorgang ermittelt werden müssen.

Wie oben erwähnt, können gemäß der vorliegenden Erfindung bezüglich Fehlerdaten FL, die in dem Datenfehlerspeicher 16 gespeichert sind, Adressendaten einer Speicherzelle des getesteten Halbleiterbauelements 10, bei der der Fehler auftrat, sowie Erwartungswertdaten an derselben Adresse gespeichert werden, an der die Fehlerdaten FL gespeichert sind.

Außerdem ergibt sich gemäß der vorliegenden Erfindung, da Adressensignale, die tatsächlich an das getestete Halbleiterbauelement 10 angelegt wurden, und Erwartungswertdaten EX, die an den Logikvergleichsteil 15 angelegt wurden, bis zum Auftreten eines Fehlers gespeichert werden können, ein Vorteil daraus, daß der Grund für das Auftreten des Fehlers oder ähnliches durch Lesen der gespeicherten Daten leicht analysiert werden kann.

Da ferner die Fehleranalyse unter Einsatz eines sehr viel preiswerteren Datenfehlerspeichers 16 als eines Adressenfehlerspeichers durchgeführt werden kann, ergibt sich außerdem der Vorteil, daß die für einen Halbleitertest erforderlichen Kosten reduziert werden können.

Claims

1. Testvorrichtung für Halbleiterbauelemente, umfassend:
ein Mustererzeugungsteil (11), das Signale oder Daten einschließlich wenigstens eines Adressensignals (XAD, YAD), eines Bauelementsteuersignals (MUS1, MUS2) sowie von Testmu sterdaten (TP) erzeugt, welche an ein zu testendes Halbleiterbauelement (10) angelegt werden sollen,
einen Logikvergleichsteil (15) zum Vergleichen eines Antwortausgangssignals von dem zu testenden Halbleiterbauelement (10) mit Erwartungswertdaten (EX), die in den Testmusterda ten (TP) von dem Testmustererzeugungsteil (11) enthalten sind, und zur Erzeugung von Fehlerda ten (FL10-FL12), wenn ein Übereinstimmungsmangel bei dem Vergleich auftritt, und
einen Datenfehlerspeicher (16) zum Speichern der Fehlerdaten (FL10-FL12),
wobei die Testvorrichtung für Halbleiterbauelemente gekennzeichnet ist durch:
ein variables Verzögerungsteil (19), das in einem Datenübertragungsweg zwischen dem Mustererzeugungsteil (11) und dem Datenfehlerspeicher (16) vorgesehen ist,
wobei das variable Verzögerungsteil jeweilige von dem Mustererzeugungsteil (11) aus gegebene Signale oder Daten einer jeweiligen beliebigen Zeitverzögerung unterzieht, so daß die verzögerten Signale oder Daten in dem Fehlerspeicher (16) gespeichert werden.

2. Testvorrichtung für Halbleiterbauelemente nach Anspruch 1, bei der das variable Ver zögerungsteil (19) wenigstens das Adressensignal (XAD, YAD), die Erwartungswertdaten (EX) und das Bauelementsteuersignal (MUS1, MUS2), die jeweils von dem Mustererzeugungsteil (11) ausgegeben werden, einer beliebigen Zeitverzögerung unterzieht.

3. Testvorrichtung für Halbleiterbauelemente nach Anspruch 1, bei der das variable Ver zögerungsteil (19) eine Mehrzahl von variablen Verzögerungseinrichtungen (19A-19E) umfaßt, von denen jede entsprechend jeweils wenigstens dem Adressensignal (XAD, YAD), den Testmu sterdaten (TP), die die Erwartungswertdaten (EX) enthalten, und dem Bauelementsteuersignal (MUS1, MUS2), die von dem Mustererzeugungsteil (11) ausgegeben werden, vorgesehen ist und das entsprechende Signal oder die entsprechenden Daten einer jeweiligen beliebigen Zeitverzöge rung unterzieht.

4. Testvorrichtung für Halbleiterbauelemente nach Anspruch 1, bei der eine beliebige Zeitverzögerung in dem variablen Verzögerungsteil (19) so eingestellt ist, daß wenigstens Adressendaten, die eine Fehlerspeicherzelle bezeichnen, bei der ein Fehler auftrat, Testmusterda ten (TP), die an die Fehlerspeicherzelle angelegt sind, Erwartungswertdaten (EX), die für den Vergleich mit Antwortausgangsdaten von der Fehlerspeicherzelle verwendet werden, an der gleichen Adresse in dem Datenfehlerspeicher, die eine Position der Fehlerspeicherzelle repräsentiert und in der die Fehlerdaten (FL10-FL12) zu einem Zeitpunkt gespeichert werden, zu dem der Logikvergleichsteil (15) einen Übereinstimmungsmangel bei dem Vergleich feststellt.

5. Testvorrichtung für Halbleiterbauelemente nach Anspruch 1, bei der eine beliebige Verzögerungszeit in dem variablen Verzögerungsteil (19) so eingestellt ist, daß wenigstens eine Folge aus den Adressendaten, die an das getestete Halbleiterbauelement (10) angelegt wurden, bis ein Fehler auftrat, und eine Folge der Erwartungswertdaten (EX), die an den Logikvergleichs teil (15) angelegt wurden, bis der Fehler auftrat, in dem Datenfehlerspeicher zusammen mit den Fehlerdaten (FL10-FL12) gespeichert werden, die eine Fehlerzellenposition repräsentieren, an der ein Übereinstimmungsmangel beim Vergleich auftrat.