JP2007220222A - 半導体メモリ試験装置及び半導体メモリ試験方法 - Google Patents

Abstract

【課題】半導体メモリの試験後に、複数の半導体メモリへのデータの書込みを短時間で行う。
【解決手段】フラッシュメモリ１の後工程試験を行う前に、各メモリ３０は、パターンデータをアドレスデータとして用いて、各フラッシュメモリ１に記憶されたチップコード、不良ブロック情報等のデータを記憶する。フラッシュメモリ１の後工程試験を行った後に、各メモリ３０は、パターンデータをアドレスデータとして用いて、記憶したこれらのデータを読み出す。選択回路３２は、書込み制御回路３１の制御により、各メモリ３０から読み出されたこれらのデータを選択する。書込み制御回路３１は、パターン発生器１１から発生されたフラッシュメモリ１を指定する情報を含む制御信号に基づいて、選択回路３２を制御し、また、制御信号で指定されたフラッシュメモリ１に接続されているリレー３３をドライバ１６側へ切り替える。
【選択図】図１

Description

本発明は、複数の半導体メモリの試験を行う半導体メモリ試験装置及び半導体メモリ試験方法に係り、特に、試験後の半導体メモリへデータの書込みを行うのに好適な半導体メモリ試験装置及び半導体メモリ試験方法に関する。

例えば、フラッシュメモリがデバイスとして加工された後の後工程試験において、半導体メモリ試験装置は、試験を行う前に、フラッシュメモリがデバイスとして加工される前の前工程試験で予め書き込まれたチップコード（製品の識別情報）、不良ブロック情報（前工程試験で不良と判断されたブロックのアドレス）等のデータを、フラッシュメモリから一旦読み出して保管する。そして、半導体メモリ試験装置は、試験を行った後に、保管したこれらのデータを、フラッシュメモリへ再び書き込む。

図２は、従来の半導体メモリ試験装置の概略構成を示す図である。半導体メモリ試験装置１１０は、テスタバス１０、パターン発生器１１、アドレス変換回路１２、データセレクタ１３、波形フォーマッタ１４，１５、ドライバ１６，１７、アナログコンパレータ１８、ディジタルコンパレータ１９、及びライトイネーブルレジスタ２０を含んで構成されている。半導体メモリ試験装置１１０は、これらの他にも、テスタバスインタフェース、動作クロック及び各種タイミング信号を発生するタイミング発生器等、種々の構成要素を備えている。

図２において、半導体メモリ試験装置１１０には、複数のフラッシュメモリ１が接続されており、複数のフラッシュメモリ１の後工程試験が行われる。各フラッシュメモリ１のライトイネーブル（ＷＥ）端子には、ドライバ１６を介して波形フォーマッタ１４が接続されている。各フラッシュメモリ１の入出力（Ｉ／Ｏ）端子には、ドライバ１７を介して波形フォーマッタ１５が接続され、またアナログコンパレータ１８を介してディジタルコンパレータ１９が接続されている。従って、半導体メモリ試験装置１１０には、破線内に示した波形フォーマッタ１４，１５、ドライバ１６，１７、アナログコンパレータ１８及びディジタルコンパレータ１９が、試験を行うフラッシュメモリ１の数に対応した数だけ設けられている。

半導体メモリ試験装置１１０のテスタバス１０には、図示しないテスタバスインタフェースを介して、半導体メモリ試験装置１１０全体を制御するテスタＣＰＵ２００が接続されている。テスタＣＰＵ２００には、システムプログラムや各種データ等を記憶したＣＰＵメモリ３００が接続されている。テスタＣＰＵ２００は、試験用のパターンデータの発生に必要なプログラムやデータ等をパターン発生器１１へ出力し、また各種データ等を半導体メモリ試験装置１１０の他の構成要素へ出力する。

フラッシュメモリ１の後工程試験を行う前に、テスタＣＰＵ２００は、半導体メモリ試験装置１１０へ、各フラッシュメモリ１からのチップコード、不良ブロック情報等のデータの読出しを指示する。フラッシュメモリ１の入出力（Ｉ／Ｏ）端子から出力されたこれらのデータは、アナログコンパレータ１８、ディジタルコンパレータ１９、テスタバス１０及び図示しないテスタバスインタフェースを介して、テスタＣＰＵ２００へ送られる。テスタＣＰＵ２００は、これらのデータを、ＣＰＵメモリ３００に記憶する。半導体メモリ試験装置１１０に接続された複数のフラッシュメモリ１について順番に、これらのデータの読出し及び記憶が行われる。

フラッシュメモリ１の後工程試験を行った後に、テスタＣＰＵ２００は、半導体メモリ試験装置１１０へ、各フラッシュメモリ１へのチップコード、不良ブロック情報等のデータの書込みを指示する。ＣＰＵメモリ３００に記憶されたこれらのデータの内、１つのフラッシュメモリ１に記憶されていたデータが、テスタＣＰＵ２００から、図示しないテスタバスインタフェース及びテスタバス１０を介して、パターン発生器１１へ送られる。パターン発生器１１は、内部レジスタを有し、これらのデータを内部レジスタに格納する。

パターン発生器１１の内部レジスタに格納されたチップコード、不良ブロック情報等のデータは、アドレス変換回路１２、データセレクタ１３、波形フォーマッタ１５及びドライバ１７を介して、各フラッシュメモリ１の入出力（Ｉ／Ｏ）端子へ入力される。

ライトイネーブルレジスタ２０は、書き込もうとしているチップコード、不良ブロック情報等のデータが記憶されていたフラッシュメモリ１に接続されている波形フォーマッタ１４へ、書込みの許可信号を送る。これにより、ライトイネーブル信号が、波形フォーマッタ１４からドライバ１６を介して、書き込もうとしているデータが記憶されていたフラッシュメモリ１のライトイネーブル（ＷＥ）端子へ入力され、データの書込みが行われる。

１つのフラッシュメモリ１へチップコード、不良ブロック情報等のデータの書込みが終了すると、次のフラッシュメモリ１に記憶されていたこれらのデータが、テスタＣＰＵ２００から、図示しないテスタバスインタフェース及びテスタバス１０を介して、パターン発生器１１へ送られる。そして、前述と同様にして、次のフラッシュメモリ１へこれらのデータの書込みが行われる。

なお、この様なフラッシュメモリの試験装置として、例えば特許文献１に記載のものがある。
特開２００１−３１９４９３号公報

従来のフラッシュメモリの後工程試験では、試験前に、フラッシュメモリから読み出したチップコード、不良ブロック情報等のデータを、ＣＰＵメモリに記憶して保管していた。このため、複数のフラッシュメモリについて順番に、これらのデータの読出し及び記憶を行わなければならず、これらのデータの保管に時間が掛かるという問題があった。

また、従来のフラッシュメモリの後工程試験では、試験後に、ＣＰＵメモリに記憶したチップコード、不良ブロック情報等のデータをパターン発生器の内部レジスタに格納して、フラッシュメモリへの書込みを行っていた。このため、複数のフラッシュメモリについて順番に、これらのデータをパターン発生器の内部レジスタに格納しなければならず、これらのデータの書込みに時間が掛かるという問題があった。

本発明の課題は、半導体メモリの試験後に、複数の半導体メモリへのデータの書込みを短時間で行うことである。また、本発明の課題は、半導体メモリの試験前に、複数の半導体メモリに記憶されたデータの保管を短時間で行うことである。

本発明の半導体メモリ試験装置は、複数の半導体メモリの試験を行う半導体メモリ試験装置であって、パターンデータと半導体メモリを指定する情報を含む制御信号とを発生するパターン発生器と、各半導体メモリに対応して設けられ、試験後の半導体メモリへ書き込むデータを記憶し、パターンデータをアドレスデータとして用いて、記憶したデータを読み出す記憶手段と、制御信号に基づいて、各半導体メモリへのデータの書込みを制御する制御手段とを備え、半導体メモリの試験後に、記憶手段に記憶したデータを半導体メモリへ書き込むものである。

また、本発明の半導体メモリ試験方法は、複数の半導体メモリの試験を行う半導体メモリ試験方法であって、試験後の半導体メモリへ書き込むデータを記憶する記憶手段を、各半導体メモリに対応して設け、半導体メモリの試験後に、パターンデータをアドレスデータとして用いて、各記憶手段からデータを読み出し、半導体メモリを指定する情報を含む制御信号に基づいて、各半導体メモリへのデータの書込みを制御して、記憶手段に記憶したデータを半導体メモリへ書き込むものである。

パターン発生器は、パターンデータと半導体メモリを指定する情報を含む制御信号とを発生する。試験後の半導体メモリへ書き込むデータを記憶する記憶手段を、各半導体メモリに対応して設け、半導体メモリの試験後に、パターンデータをアドレスデータとして用いて、各記憶手段からデータを読み出す。また、制御信号に基づいて、各半導体メモリへのデータの書込みを制御する。試験後の各半導体メモリへ書き込むデータの読出し及び書込みを、パターン発生器ですべて制御できるので、パターン発生器が１つのパターンプログラムを実行することにより、試験後の複数の半導体メモリへのデータの書込みが短時間で行われる。

さらに、本発明の半導体メモリ試験装置は、記憶手段が、半導体メモリの試験前に、パターンデータをアドレスデータとして用いて、対応する半導体メモリに記憶されたデータを記憶するものである。

また、本発明の半導体メモリ試験方法は、半導体メモリの試験前に、パターンデータをアドレスデータとして用いて、各半導体メモリに記憶されたデータを各記憶手段に記憶するものである。

半導体メモリの試験前に、パターンデータをアドレスデータとして用いて、各半導体メモリに記憶されたデータを各記憶手段に記憶するので、試験前の各半導体メモリに記憶されたデータの読出し及び記憶を並行して行うことができ、試験前の複数の半導体メモリに記憶されたデータの保管が短時間で行われる。

さらに、本発明の半導体メモリ試験装置は、パターン発生器が、複数の半導体メモリを指定する情報を含む制御信号を発生し、１つ又は複数の記憶手段に記憶した同じデータを、複数の半導体メモリへ同時に書き込むものである。

また、本発明の半導体メモリ試験方法は、制御信号で複数の半導体メモリを指定し、１つ又は複数の記憶手段に記憶した同じデータを、複数の半導体メモリへ同時に書き込むものである。

例えば、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の試験においては、試験後に、各ＲＯＭへ同じデータの書込みが行われる。この様に複数の半導体メモリへ同じデータを書き込む場合、パターン発生器の制御信号で複数の半導体メモリを指定し、１つ又は複数の記憶手段に記憶した同じデータを、複数の半導体メモリへ同時に書き込むと、試験後の複数の半導体メモリへの同じデータの書込みが短時間で行われる。

本発明によれば、試験後の半導体メモリへ書き込むデータを記憶する記憶手段を、各半導体メモリに対応して設け、半導体メモリの試験後に、パターンデータをアドレスデータとして用いて、各記憶手段からデータを読み出し、半導体メモリを指定する情報を含む制御信号に基づいて、各半導体メモリへのデータの書込みを制御することにより、試験後の各半導体メモリへ書き込むデータの読出し及び書込みを、パターン発生器ですべて制御することができる。従って、半導体メモリの試験後に、複数の半導体メモリへのデータの書込みを短時間で行うことができる。

さらに、半導体メモリの試験前に、パターンデータをアドレスデータとして用いて、各半導体メモリに記憶されたデータを各記憶手段に記憶することにより、試験前の各半導体メモリに記憶されたデータの読出し及び記憶を並行して行うことができる。従って、半導体メモリの試験前に、複数の半導体メモリに記憶されたデータの保管を短時間で行うことができる。

さらに、パターン発生器の制御信号で複数の半導体メモリを指定し、１つ又は複数の記憶手段に記憶した同じデータを、複数の半導体メモリへ同時に書き込むことにより、半導体メモリの試験後に、複数の半導体メモリへの同じデータの書込みを短時間で行うことができる。

図１は、本発明の一実施の形態による半導体メモリ試験装置の概略構成を示す図である。半導体メモリ試験装置１００は、テスタバス１０、パターン発生器１１、アドレス変換回路１２、データセレクタ１３、波形フォーマッタ１４，１５、ドライバ１６，１７、アナログコンパレータ１８、ディジタルコンパレータ１９、メモリ３０、書込み制御回路３１、選択回路３２、及びリレー３３を含んで構成されている。半導体メモリ試験装置１００は、これらの他にも、テスタバスインタフェース、動作クロック及び各種タイミング信号を発生するタイミング発生器等、種々の構成要素を備えている。

図１において、半導体メモリ試験装置１００には、複数のフラッシュメモリ１が接続されており、複数のフラッシュメモリ１の後工程試験が行われる。各フラッシュメモリ１のライトイネーブル（ＷＥ）端子には、リレー３３及びドライバ１６を介して波形フォーマッタ１４が接続されている。各フラッシュメモリ１の入出力（Ｉ／Ｏ）端子には、ドライバ１７を介して波形フォーマッタ１５が接続され、またアナログコンパレータ１８及びディジタルコンパレータ１９を介してメモリ３０が接続されている。従って、半導体メモリ試験装置１００には、破線内に示した波形フォーマッタ１４，１５、ドライバ１６，１７、アナログコンパレータ１８、ディジタルコンパレータ１９、メモリ３０及びリレー３３が、試験を行うフラッシュメモリ１の数に対応した数だけ設けられている。

半導体メモリ試験装置１００のテスタバス１０には、従来と同様に、図示しないテスタバスインタフェースを介して、図示しないテスタＣＰＵが接続されている。テスタＣＰＵには、システムプログラムや各種データ等を記憶したＣＰＵメモリが接続されている。テスタＣＰＵは、試験用のパターンデータの発生に必要なプログラムやデータ等をパターン発生器１１へ出力し、また各種データ等を半導体メモリ試験装置１１０の他の構成要素へ出力する。

フラッシュメモリ１の後工程試験を行う前に、テスタＣＰＵは、半導体メモリ試験装置１００へ、各フラッシュメモリ１からのチップコード、不良ブロック情報等のデータの読出しを指示する。データ読出し用のパターンプログラムが、テスタＣＰＵから、図示しないテスタバスインタフェース及びテスタバス１０を介して、パターン発生器１１へ送られる。パターン発生器１１は、内部レジスタを有し、データ読出し用のパターンプログラムを内部レジスタに格納する。

パターン発生器１１は、内部レジスタに格納したデータ読出し用のパターンプログラムを実行して、データ読出し用のパターンデータを発生する。パターン発生器１１から発生されたパターンデータは、アドレス変換回路１２で変換された後、データセレクタ１３、波形フォーマッタ１５及びドライバ１７を介して、各フラッシュメモリ１の入出力（Ｉ／Ｏ）端子へ入力される。

各フラッシュメモリ１の入出力（Ｉ／Ｏ）端子から出力されたチップコード、不良ブロック情報等のデータは、アナログコンパレータ１８及びディジタルコンパレータ１９を介して、各メモリ３０へ送られる。各メモリ３０は、アドレス変換回路１２で変換されたパターンデータをアドレスデータとして用いて、これらのデータを記憶する。半導体メモリ試験装置１００に接続された複数のフラッシュメモリ１について、これらのデータの読出し及び記憶が並行して行われる。

フラッシュメモリ１の後工程試験を行った後に、テスタＣＰＵは、半導体メモリ試験装置１００へ、各フラッシュメモリ１へのチップコード、不良ブロック情報等のデータの書込みを指示する。データ書込み用のパターンプログラムが、テスタＣＰＵから、図示しないテスタバスインタフェース及びテスタバス１０を介して、パターン発生器１１へ送られる。パターン発生器１１は、データ書込み用のパターンプログラムを内部レジスタに格納する。

パターン発生器１１は、データ書込み用のパターンプログラムを実行して、データ書込み用のパターンデータと、フラッシュメモリ１を指定する情報を含む制御信号とを発生する。各メモリ３０は、パターン発生器１１から発生されアドレス変換回路１２で変換されたパターンデータをアドレスデータとして用いて、記憶したチップコード、不良ブロック情報等のデータを読み出し、選択回路３２へ出力する。

選択回路３２は、書込み制御回路３１の制御により、各メモリ３０から読み出されたチップコード、不良ブロック情報等のデータを選択する。選択回路３２により選択されたこれらのデータは、データセレクタ１３、波形フォーマッタ１５及びドライバ１７を介して、各フラッシュメモリ１の入出力（Ｉ／Ｏ）端子へ入力される。

書込み制御回路３１は、パターン発生器１１から発生された制御信号に基づいて、制御信号で指定されたフラッシュメモリ１に接続されているメモリ３０から読み出されたデータを選択する様に、選択回路３２を制御する。書込み制御回路３１は、また、制御信号で指定されたフラッシュメモリ１に接続されているリレー３３をドライバ１６側へ切り替え、他のフラッシュメモリ１に接続されているリレー３３をハイレベル（ＨＩＧＨ）側へ切り替える。これにより、ライトイネーブル信号が、波形フォーマッタ１４からドライバ１６を介して、制御信号で指定されたフラッシュメモリ１のライトイネーブル（ＷＥ）端子へ入力され、データの書込みが行われる。他のフラッシュメモリ１のライトイネーブル（ＷＥ）端子には、ハイレベル（ＨＩＧＨ）の信号が入力され、データの書込みが禁止される。

１つのフラッシュメモリ１へチップコード、不良ブロック情報等のデータの書込みが終了すると、パターン発生器１１は、データ書込み用のパターンデータと、次の半導体メモリを指定する情報を含む制御信号とを発生する。そして、前述と同様にして、次のフラッシュメモリ１へこれらのデータの書込みが行われる。

以上説明した実施の形態によれば、メモリ３０を各フラッシュメモリ１に対応して設け、フラッシュメモリ１の試験前に、パターンデータをアドレスデータとして用いて、各フラッシュメモリ１に記憶されたチップコード、不良ブロック情報等のデータを各メモリ３０に記憶することにより、試験前の各フラッシュメモリ１に記憶されたこれらのデータの読出し及び記憶を並行して行うことができる。従って、フラッシュメモリ１の試験前に、複数のフラッシュメモリ１に記憶されたこれらのデータの保管を短時間で行うことができる。

また、以上説明した実施の形態によれば、フラッシュメモリ１の試験後に、パターンデータをアドレスデータとして用いて、各メモリ３０からチップコード、不良ブロック情報等のデータを読み出し、フラッシュメモリ１を指定する情報を含む制御信号に基づいて、各フラッシュメモリ１へのデータの書込みを制御することにより、試験後の各フラッシュメモリ１へ書き込むこれらのデータの読出し及び書込みを、パターン発生器１１ですべて制御することができる。従って、フラッシュメモリ１の試験後に、複数のフラッシュメモリ１へのこれらのデータの書込みを短時間で行うことができる。

本発明は、フラッシュメモリの後工程試験に限らず、試験後にデータの書込みを行う種々の半導体メモリの試験に適用することができる。

例えば、本発明の他の実施の形態として、複数のＲＯＭの試験後に、各ＲＯＭへ同じデータの書込みを行う半導体メモリ試験装置が考えられる。図１において、半導体メモリ試験装置１００には、フラッシュメモリ１の代わりに複数のＲＯＭが接続され、複数のＲＯＭの試験が行われる。

この実施の形態においては、試験後のＲＯＭへ書き込むデータを、メモリ３０に予め記憶する。試験後のＲＯＭへ書き込むデータが少ない場合、各メモリ３０に同じデータを記憶する。試験後のＲＯＭへ書き込むデータが多い場合、それらのデータを複数のメモリ３０に分けて記憶する。

ＲＯＭの試験を行った後に、テスタＣＰＵは、半導体メモリ試験装置１００へ、各ＲＯＭへのデータの書込みを指示する。データ書込み用のパターンプログラムが、テスタＣＰＵから、図示しないテスタバスインタフェース及びテスタバス１０を介して、パターン発生器１１へ送られる。パターン発生器１１は、データ書込み用のパターンプログラムを内部レジスタに格納する。

パターン発生器１１は、データ書込み用のパターンプログラムを実行して、データ書込み用のパターンデータと、複数のＲＯＭを指定する情報を含む制御信号とを発生する。各メモリ３０は、パターン発生器１１から発生されアドレス変換回路１２で変換されたパターンデータをアドレスデータとして用いて、記憶した試験後のＲＯＭへ書き込むデータを読み出し、選択回路３２へ出力する。

書込み制御回路３１は、パターン発生器１１から発生された制御信号に基づいて、１つ又は複数のメモリ３０から読み出されたデータを選択する様に、選択回路３２を制御する。選択回路３２により選択されたデータは、データセレクタ１３、波形フォーマッタ１５及びドライバ１７を介して、指定された各ＲＯＭの入力端子へ入力される。これにより、１つ又は複数のメモリ３０に記憶した同じデータが、複数のＲＯＭへ同時に書き込まれる。

この実施の形態によれば、パターン発生器１１の制御信号で複数のＲＯＭを指定し、１つ又は複数のメモリ３０に記憶した同じデータを複数のＲＯＭへ同時に書き込むことにより、ＲＯＭの試験後に、複数のＲＯＭへの同じデータの書込みを短時間で行うことができる。

本発明の一実施の形態による半導体メモリ試験装置の概略構成を示す図である。 従来の半導体メモリ試験装置の概略構成を示す図である。

符号の説明

１ フラッシュメモリ
１０ テスタバス
１１ パターン発生器
１２ アドレス変換回路
１３ データセレクタ
１４，１５ 波形フォーマッタ
１６，１７ ドライバ
１８ アナログコンパレータ
１９ ディジタルコンパレータ
３０ メモリ
３１ 書込み制御回路
３２ 選択回路
３３ リレー
１００ 半導体メモリ試験装置

Claims (6)

1. 複数の半導体メモリの試験を行う半導体メモリ試験装置であって、
   パターンデータと半導体メモリを指定する情報を含む制御信号とを発生するパターン発生器と、
   各半導体メモリに対応して設けられ、試験後の半導体メモリへ書き込むデータを記憶し、パターンデータをアドレスデータとして用いて、記憶したデータを読み出す記憶手段と、
   制御信号に基づいて、各半導体メモリへのデータの書込みを制御する制御手段とを備え、
   半導体メモリの試験後に、前記記憶手段に記憶したデータを半導体メモリへ書き込むことを特徴とする半導体メモリ試験装置。
2. 前記記憶手段は、半導体メモリの試験前に、パターンデータをアドレスデータとして用いて、対応する半導体メモリに記憶されたデータを記憶することを特徴とする請求項１に記載の半導体メモリ試験装置。
3. 前記パターン発生器が、複数の半導体メモリを指定する情報を含む制御信号を発生し、
   １つ又は複数の記憶手段に記憶した同じデータを、複数の半導体メモリへ同時に書き込むことを特徴とする請求項１に記載の半導体メモリ試験装置。
4. 複数の半導体メモリの試験を行う半導体メモリ試験方法であって、
   試験後の半導体メモリへ書き込むデータを記憶する記憶手段を、各半導体メモリに対応して設け、
   半導体メモリの試験後に、パターンデータをアドレスデータとして用いて、各記憶手段からデータを読み出し、
   半導体メモリを指定する情報を含む制御信号に基づいて、各半導体メモリへのデータの書込みを制御して、
   記憶手段に記憶したデータを半導体メモリへ書き込むことを特徴とする半導体メモリ試験方法。
5. 半導体メモリの試験前に、パターンデータをアドレスデータとして用いて、各半導体メモリに記憶されたデータを各記憶手段に記憶することを特徴とする請求項４に記載の半導体メモリ試験方法。
6. 制御信号で複数の半導体メモリを指定し、１つ又は複数の記憶手段に記憶した同じデータを、複数の半導体メモリへ同時に書き込むことを特徴とする請求項４に記載の半導体メモリ試験方法。

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