JP2002181902A - 半導体デバイス試験装置 - Google Patents
半導体デバイス試験装置Info
- Publication number
- JP2002181902A JP2002181902A JP2000384753A JP2000384753A JP2002181902A JP 2002181902 A JP2002181902 A JP 2002181902A JP 2000384753 A JP2000384753 A JP 2000384753A JP 2000384753 A JP2000384753 A JP 2000384753A JP 2002181902 A JP2002181902 A JP 2002181902A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- test
- under test
- parameters
- semiconductor devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】被試験半導体デバイスの各個に異なる値のパラ
メータを設定して同時に複数の被試験半導体デバイスを
試験する半導体デバイス試験装置において、各被試験半
導体デバイスにパラメータを転送する時間を短縮する。 【解決手段】各試験パターン供給経路に切替手段ＭＵＸ
を設け、この切替手段により試験パターンを被試験半導
体デバイスに印加する状態と、各被試験半導体デバイス
の各個に独自のパラメータを印加する状態に切り替るこ
とができる構成とした。
メータを設定して同時に複数の被試験半導体デバイスを
試験する半導体デバイス試験装置において、各被試験半
導体デバイスにパラメータを転送する時間を短縮する。 【解決手段】各試験パターン供給経路に切替手段ＭＵＸ
を設け、この切替手段により試験パターンを被試験半導
体デバイスに印加する状態と、各被試験半導体デバイス
の各個に独自のパラメータを印加する状態に切り替るこ
とができる構成とした。
Description
【０００１】
【発明の属する技術分野】この発明は例えばロジック回
路或いはメモリなどを集積化した半導体デバイスを試験
する半導体デバイス試験装置に関する。
路或いはメモリなどを集積化した半導体デバイスを試験
する半導体デバイス試験装置に関する。
【０００２】
【従来の技術】図２に従来の半導体デバイス試験装置の
概略の構成を示す。図２に示す半導体デバイス試験装置
はパターン発生器ＰＧと、プログラマブル・データ・セ
レクタＰＤＳと、データ・バッファ・メモリＤＢＭと、
被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピンに対
応して設けられた波形整形器ＴＧＦＣ１，ＴＧＦＣ２，
ＴＧＦＣ３…ＴＧＦＣｎと、各波形整形器ＴＧＦＣ１〜
ＴＧＦＣｎに対応して設けられ、ドライバＤＲ及びコン
パレータＣＰとを搭載したピンカードＰＣＡ１，ＰＣＡ
２，ＰＣＡ３…ＰＣＡｎと、論理比較器ＳＣと、不良解
析メモリＦＭとによって構成される。
概略の構成を示す。図２に示す半導体デバイス試験装置
はパターン発生器ＰＧと、プログラマブル・データ・セ
レクタＰＤＳと、データ・バッファ・メモリＤＢＭと、
被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピンに対
応して設けられた波形整形器ＴＧＦＣ１，ＴＧＦＣ２，
ＴＧＦＣ３…ＴＧＦＣｎと、各波形整形器ＴＧＦＣ１〜
ＴＧＦＣｎに対応して設けられ、ドライバＤＲ及びコン
パレータＣＰとを搭載したピンカードＰＣＡ１，ＰＣＡ
２，ＰＣＡ３…ＰＣＡｎと、論理比較器ＳＣと、不良解
析メモリＦＭとによって構成される。
【０００３】パターン発生器ＰＧは被試験半導体デバイ
スＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎに印加する
ためのアドレス・パターンＡＤＤと、データ・パターン
ＤＡＴと、コントロール・パターンＣＯＮと、コンパレ
ータ・イネーブルＣＰＥを生成し、これらをプログラマ
ブル・データ・セレクタＰＤＳに入力する。プログラマ
ブル・データ・セレクタＰＤＳは受け取った各パターン
を必要なピンの波形整形器ＴＧＦＣ１〜ＴＧＦＣｎに分
配する。これと同時にプログラマブル・データ・セレク
タＰＤＳは期待値ＥＸＰと、コンパレータ・イネーブル
信号ＣＰＥを生成し、これら期待値ＥＸＰとコンパレー
タ・イネーブル信号ＣＰＥを論理比較器ＳＣに分配す
る。
スＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎに印加する
ためのアドレス・パターンＡＤＤと、データ・パターン
ＤＡＴと、コントロール・パターンＣＯＮと、コンパレ
ータ・イネーブルＣＰＥを生成し、これらをプログラマ
ブル・データ・セレクタＰＤＳに入力する。プログラマ
ブル・データ・セレクタＰＤＳは受け取った各パターン
を必要なピンの波形整形器ＴＧＦＣ１〜ＴＧＦＣｎに分
配する。これと同時にプログラマブル・データ・セレク
タＰＤＳは期待値ＥＸＰと、コンパレータ・イネーブル
信号ＣＰＥを生成し、これら期待値ＥＸＰとコンパレー
タ・イネーブル信号ＣＰＥを論理比較器ＳＣに分配す
る。
【０００４】プログラマブル・データ・セレクタＰＤＳ
はパターン発生器ＰＧからのパターンだけでなく、デー
タ・バッファ・メモリＤＢＭからのランダム・パターン
ＰＰＡＴ、ランダムドライバ制御信号ＰＤＲＥ、ランダ
ム・コンパレータ、イネーブル信号ＰＣＰＥを受け取っ
て、これらをリアルタイムに選択して各部に分配するこ
とができる。波形整形器ＴＧＦＣ１〜ＴＧＦＣｎにはタ
イミング発生器ＴＧが設けられ、このタイミング発生器
ＴＧで試験パターンの立上りと立下りのタイミングが規
定されて試験パターンの波形が生成される。つまり、タ
イミング発生器ＴＧはセット信号ＳＥＴと、リセット信
号ＲＥＳＥＴを発生し、このセット信号ＳＥＴによりフ
リップフロップＦＦをセットし、試験パターンの立上り
を規定する。試験パターンの立上りのタイミングから所
定の時間が経過した時点でリセット信号ＲＥＳＥＴを発
生し、フリップフロップＦＦをリセットさせる。これに
より試験パターンは立下げられる。このようにして、テ
スト周期毎に各ピンに与えられる試験パターンの立上り
と立下りのタイミングが規定され、この立上りのタイミ
ングと立下りのタイミングを意図したタイミングに設定
して試験を実行する。
はパターン発生器ＰＧからのパターンだけでなく、デー
タ・バッファ・メモリＤＢＭからのランダム・パターン
ＰＰＡＴ、ランダムドライバ制御信号ＰＤＲＥ、ランダ
ム・コンパレータ、イネーブル信号ＰＣＰＥを受け取っ
て、これらをリアルタイムに選択して各部に分配するこ
とができる。波形整形器ＴＧＦＣ１〜ＴＧＦＣｎにはタ
イミング発生器ＴＧが設けられ、このタイミング発生器
ＴＧで試験パターンの立上りと立下りのタイミングが規
定されて試験パターンの波形が生成される。つまり、タ
イミング発生器ＴＧはセット信号ＳＥＴと、リセット信
号ＲＥＳＥＴを発生し、このセット信号ＳＥＴによりフ
リップフロップＦＦをセットし、試験パターンの立上り
を規定する。試験パターンの立上りのタイミングから所
定の時間が経過した時点でリセット信号ＲＥＳＥＴを発
生し、フリップフロップＦＦをリセットさせる。これに
より試験パターンは立下げられる。このようにして、テ
スト周期毎に各ピンに与えられる試験パターンの立上り
と立下りのタイミングが規定され、この立上りのタイミ
ングと立下りのタイミングを意図したタイミングに設定
して試験を実行する。
【０００５】ドライバＤＲは波形整形器ＴＧＦＣ１〜Ｔ
ＧＦＣｎが生成した試験パターンを所定の振幅値に規定
して被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピン
に印加する。従って、ここではプログラマブル・データ
・セレクタＰＤＳと各波形整形器ＴＧＦＣ１，ＴＧＦＣ
２，ＴＧＦＣ３…ＴＧＦＣｎとドライバＤＲを含めて試
験パターン供給経路ＣＨ１，ＣＨ２，ＣＨ３…ＣＨｎと
呼ぶことにする。この試験パターン供給経路ＣＨ１，Ｃ
Ｈ２，ＣＨ３…ＣＨｎは被試験半導体デバイスＤＵＴ１
〜ＤＵＴｎの各ピンに対応して設けられる。
ＧＦＣｎが生成した試験パターンを所定の振幅値に規定
して被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピン
に印加する。従って、ここではプログラマブル・データ
・セレクタＰＤＳと各波形整形器ＴＧＦＣ１，ＴＧＦＣ
２，ＴＧＦＣ３…ＴＧＦＣｎとドライバＤＲを含めて試
験パターン供給経路ＣＨ１，ＣＨ２，ＣＨ３…ＣＨｎと
呼ぶことにする。この試験パターン供給経路ＣＨ１，Ｃ
Ｈ２，ＣＨ３…ＣＨｎは被試験半導体デバイスＤＵＴ１
〜ＤＵＴｎの各ピンに対応して設けられる。
【０００６】被試験半導体デバイスＤＵＴ１〜ＤＵＴｎ
から出力される応答出力信号はコンパレータＣＰに入力
し、正規のＨ論理とＬ論理の電圧を具備しているか否か
を比較し、その比較結果を論理比較器ＳＣに入力する。
論理比較器ＳＣではタイミング発生器ＴＧが出力するス
トローブパルスＳＴＲＢのタイミングで期待値ＥＸＰと
被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各応答出力
信号を比較する。論理比較器ＳＣから出力されるフェイ
ル情報ＦＡＩＬは不良解析メモリＦＭに格納される。
から出力される応答出力信号はコンパレータＣＰに入力
し、正規のＨ論理とＬ論理の電圧を具備しているか否か
を比較し、その比較結果を論理比較器ＳＣに入力する。
論理比較器ＳＣではタイミング発生器ＴＧが出力するス
トローブパルスＳＴＲＢのタイミングで期待値ＥＸＰと
被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各応答出力
信号を比較する。論理比較器ＳＣから出力されるフェイ
ル情報ＦＡＩＬは不良解析メモリＦＭに格納される。
【０００７】
【発明が解決しようとする課題】近年の高速化した半導
体デバイスでは各半導体デバイスの持つタイミング精度
が重要となる。新種の半導体デバイスでは予め測定して
得られた最適なタイミング・パラメータを半導体デバイ
スに送り込むことにより、最適なタイミングで動作させ
ることができる品種が開発されつつある。このような半
導体デバイスを試験するには予め、各半導体デバイスの
最適条件を測定して求め、その最適条件に設定するため
のパラメータを各被試験半導体デバイスに送り込んで各
被試験半導体デバイスが最適状態で動作できる環境に設
定し、この状態で動作試験を行うことになる。
体デバイスでは各半導体デバイスの持つタイミング精度
が重要となる。新種の半導体デバイスでは予め測定して
得られた最適なタイミング・パラメータを半導体デバイ
スに送り込むことにより、最適なタイミングで動作させ
ることができる品種が開発されつつある。このような半
導体デバイスを試験するには予め、各半導体デバイスの
最適条件を測定して求め、その最適条件に設定するため
のパラメータを各被試験半導体デバイスに送り込んで各
被試験半導体デバイスが最適状態で動作できる環境に設
定し、この状態で動作試験を行うことになる。
【０００８】図３は被試験半導体デバイスＤＵＴ１のタ
イミング・パラメータａとｂを変化させた場合にこの被
試験半導体デバイスＤＵＴ１が正しく動作するタイミン
グ領域を測定した例を示す。図中斜線を施した領域が正
しく動作するタイミング領域を示す。この測定結果から
被試験半導体デバイスＤＵＴ１の最適なタイミング・パ
ラメータを選ぶには対となるタイミング・パラメータが
最大の幅を持つようにａ１及びｂ１を選べばよいことが
解る。このようにして各被試験半導体デバイスＤＵＴ
１，ＤＵＴ２，ＤＴＵ３…ＤＵＴｎの各最適なタイミン
グ・パラメータを測定した結果が（ａ１、ｂ１）、（ａ
２、ｂ２）、（ａ３、ｂ３）…（ａｎ、ｂｎ）であるも
のとすると、これらの各タイミング・パラメータ（ａ
１、ｂ１）、（ａ２、ｂ２）、（ａ３、ｂ３）…（ａ
ｎ、ｂｎ）はそれぞれが異なる値を採るであろう。
イミング・パラメータａとｂを変化させた場合にこの被
試験半導体デバイスＤＵＴ１が正しく動作するタイミン
グ領域を測定した例を示す。図中斜線を施した領域が正
しく動作するタイミング領域を示す。この測定結果から
被試験半導体デバイスＤＵＴ１の最適なタイミング・パ
ラメータを選ぶには対となるタイミング・パラメータが
最大の幅を持つようにａ１及びｂ１を選べばよいことが
解る。このようにして各被試験半導体デバイスＤＵＴ
１，ＤＵＴ２，ＤＴＵ３…ＤＵＴｎの各最適なタイミン
グ・パラメータを測定した結果が（ａ１、ｂ１）、（ａ
２、ｂ２）、（ａ３、ｂ３）…（ａｎ、ｂｎ）であるも
のとすると、これらの各タイミング・パラメータ（ａ
１、ｂ１）、（ａ２、ｂ２）、（ａ３、ｂ３）…（ａ
ｎ、ｂｎ）はそれぞれが異なる値を採るであろう。
【０００９】各被試験半導体デバイスＤＵＴ１、ＤＵＴ
２、ＤＴＵ３…ＤＵＴｎの最適なタイミング・パラメー
タが互いに異なる値を持ち、このタイミング・パラメー
タを各被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＴ
Ｕ３…ＤＵＴｎに送り込み、各被試験半導体デバイスＤ
ＵＴ１，ＤＵＴ２，ＤＴＵ３…ＤＵＴｎに設定するため
には、これらの各タイミング・パラメータ（ａ１、ｂ
１）、（ａ２、ｂ２）、（ａ３、ｂ３）…（ａｎ、ｂ
ｎ）をそれぞれデータ・バッファメモリＤＢＭに記憶さ
せておき、先ず被試験半導体デバイスＤＵＴ１に対して
これの最適タイミング・パラメータ（ａ１、ｂ１）をデ
ータ・バッファ・メモリＤＢＭから送り込む。このとき
他の被試験半導体デバイスＤＵＴ２，ＤＴＵ３…ＤＵＴ
ｎはマスクし、タイミング・パラメータの取り込みを阻
止させる。次に被試験半導体デバイスＤＵＴ２に対して
これの最適タイミング・パラメータ（ａ２、ｂ２）をデ
ータ・バッファ・メモリＤＢＭから送り込む。このとき
他の被試験半導体デバイスに対してはタイミング・パラ
メータの取り込みを阻止させる。
２、ＤＴＵ３…ＤＵＴｎの最適なタイミング・パラメー
タが互いに異なる値を持ち、このタイミング・パラメー
タを各被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＴ
Ｕ３…ＤＵＴｎに送り込み、各被試験半導体デバイスＤ
ＵＴ１，ＤＵＴ２，ＤＴＵ３…ＤＵＴｎに設定するため
には、これらの各タイミング・パラメータ（ａ１、ｂ
１）、（ａ２、ｂ２）、（ａ３、ｂ３）…（ａｎ、ｂ
ｎ）をそれぞれデータ・バッファメモリＤＢＭに記憶さ
せておき、先ず被試験半導体デバイスＤＵＴ１に対して
これの最適タイミング・パラメータ（ａ１、ｂ１）をデ
ータ・バッファ・メモリＤＢＭから送り込む。このとき
他の被試験半導体デバイスＤＵＴ２，ＤＴＵ３…ＤＵＴ
ｎはマスクし、タイミング・パラメータの取り込みを阻
止させる。次に被試験半導体デバイスＤＵＴ２に対して
これの最適タイミング・パラメータ（ａ２、ｂ２）をデ
ータ・バッファ・メモリＤＢＭから送り込む。このとき
他の被試験半導体デバイスに対してはタイミング・パラ
メータの取り込みを阻止させる。
【００１０】このようにして全ての被試験半導体デバイ
スＤＵＴ１、ＤＵＴ２、ＤＵＴ３…ＤＵＴｎに対して最
適なタイミング・パラメータを送り込み各被試験半導体
デバイスＤＵＴ１、ＤＵＴ２、ＤＵＴ３…ＤＵＴｎが最
適なタイミングで動作が可能な状態に設定した状態で試
験を開始することになる。同時に試験する被試験半導体
デバイスＤＵＴ１、ＤＵＴ２、ＤＵＴ３…ＤＵＴｎの個
数が少ない場合はデータ・バッファ・メモリＤＢＭから
各被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３
…ＤＵＴｎへの最適タイミング・パラメータの転送時間
はそれほど問題にならないが、同時に試験する被試験半
導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎ
の個数が多くなるに従って、このタイミング・パラメー
タの転送時間が試験に要する時間の大半を占めることに
なる。この転送に要する時間は無駄な時間となる。
スＤＵＴ１、ＤＵＴ２、ＤＵＴ３…ＤＵＴｎに対して最
適なタイミング・パラメータを送り込み各被試験半導体
デバイスＤＵＴ１、ＤＵＴ２、ＤＵＴ３…ＤＵＴｎが最
適なタイミングで動作が可能な状態に設定した状態で試
験を開始することになる。同時に試験する被試験半導体
デバイスＤＵＴ１、ＤＵＴ２、ＤＵＴ３…ＤＵＴｎの個
数が少ない場合はデータ・バッファ・メモリＤＢＭから
各被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３
…ＤＵＴｎへの最適タイミング・パラメータの転送時間
はそれほど問題にならないが、同時に試験する被試験半
導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎ
の個数が多くなるに従って、このタイミング・パラメー
タの転送時間が試験に要する時間の大半を占めることに
なる。この転送に要する時間は無駄な時間となる。
【００１１】この発明の目的は上述したように、同時に
試験する被試験半導体デバイスに対して各個に異なるパ
ラメータを送り込む動作が要求される場合に、一度に全
ての被試験半導体デバイスに、互いに異なる値のパラメ
ータを送り込むことができる機能を備えた半導体デバイ
ス試験装置を提供しようとするものである。
試験する被試験半導体デバイスに対して各個に異なるパ
ラメータを送り込む動作が要求される場合に、一度に全
ての被試験半導体デバイスに、互いに異なる値のパラメ
ータを送り込むことができる機能を備えた半導体デバイ
ス試験装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】この発明の請求項１で
は、複数の被試験半導体デバイスの各ピンに対して、そ
れぞれのピンに対応して設けられた試験パターン供給経
路を通じて試験パターンを印加すると共に、被試験半導
体デバイスの応答出力信号を期待値と比較し、被試験半
導体デバイスの良否を判定する半導体デバイス試験装置
において、試験パターン供給経路のそれぞれに切替手段
を設け、この切替手段により試験パターンを被試験半導
体デバイスに送り込む状態と、各被試験半導体デバイス
に各被試験半導体デバイス毎に独自に設定すべきパラメ
ータを送り込む状態とに切替制御できる構成とした半導
体デバイス試験装置を提案する。
は、複数の被試験半導体デバイスの各ピンに対して、そ
れぞれのピンに対応して設けられた試験パターン供給経
路を通じて試験パターンを印加すると共に、被試験半導
体デバイスの応答出力信号を期待値と比較し、被試験半
導体デバイスの良否を判定する半導体デバイス試験装置
において、試験パターン供給経路のそれぞれに切替手段
を設け、この切替手段により試験パターンを被試験半導
体デバイスに送り込む状態と、各被試験半導体デバイス
に各被試験半導体デバイス毎に独自に設定すべきパラメ
ータを送り込む状態とに切替制御できる構成とした半導
体デバイス試験装置を提案する。
【００１３】この発明の請求項２では、請求項１記載の
半導体デバイス試験装置において、被試験半導体デバイ
ス毎に独自に設定すべきパラメータを記憶した記憶手段
を設け、切替手段はこの記憶手段に記憶したパラメータ
と、試験パターン供給経路を通じて供給される試験パタ
ーンの何れか一方を選択して被試験半導体デバイスに送
り込む構成とした半導体デバイス試験装置を提案する。
この発明の請求項３では、請求項１又は２記載の半導体
デバイス試験装置の何れかにおいて、被試験半導体デバ
イスのそれぞれに対して共通に設定すべきパラメータは
試験パターン供給経路を通じて被試験半導体デバイスに
送り込む構成とした半導体デバイス試験装置を提案す
る。
半導体デバイス試験装置において、被試験半導体デバイ
ス毎に独自に設定すべきパラメータを記憶した記憶手段
を設け、切替手段はこの記憶手段に記憶したパラメータ
と、試験パターン供給経路を通じて供給される試験パタ
ーンの何れか一方を選択して被試験半導体デバイスに送
り込む構成とした半導体デバイス試験装置を提案する。
この発明の請求項３では、請求項１又は２記載の半導体
デバイス試験装置の何れかにおいて、被試験半導体デバ
イスのそれぞれに対して共通に設定すべきパラメータは
試験パターン供給経路を通じて被試験半導体デバイスに
送り込む構成とした半導体デバイス試験装置を提案す
る。
【００１４】
【作用】この発明による半導体デバイス試験装置によれ
ば、被試験半導体デバイスの各個に対して独自に設定す
べきパラメータは、各試験パターン信号供給経路毎に設
けた切替手段により、一度に選択されて被試験半導体デ
バイスに転送することができる。この結果、各被試験半
導体デバイス毎に独自に設定すべきパラメータを短時間
に各被試験半導体デバイスに設定することができ、試験
を短時間に済ませることができる利点が得られる。
ば、被試験半導体デバイスの各個に対して独自に設定す
べきパラメータは、各試験パターン信号供給経路毎に設
けた切替手段により、一度に選択されて被試験半導体デ
バイスに転送することができる。この結果、各被試験半
導体デバイス毎に独自に設定すべきパラメータを短時間
に各被試験半導体デバイスに設定することができ、試験
を短時間に済ませることができる利点が得られる。
【００１５】
【発明の実施の形態】図１にこの発明による半導体デバ
イス試験装置の一実施例を示す。図２と対応する部分に
は同一符号を付して示す。この発明ではプログラマブル
・データ・セレクタＰＤＳと、各波形整形器ＴＧＦＣ
１，ＴＧＦＣ２，ＴＧＦＣ３…ＴＧＦＣｎと、ピンカー
ドＰＣＡ１，ＰＣＡ２，ＰＣＡ３…ＰＣＡｎに搭載した
ドライバＤＲとによって構成される試験パターン供給経
路ＣＨ１，ＣＨ２，ＣＨ３…ＣＨｎのそれぞれに切替手
段ＭＵＸを設け、この切替手段ＭＵＸにより被試験半導
体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎの
それぞれに試験パターンを送り込む状態と、独自に設定
すべきパラメータを送り込む状態に切替制御することが
できる構成とした点を特徴とするものである。
イス試験装置の一実施例を示す。図２と対応する部分に
は同一符号を付して示す。この発明ではプログラマブル
・データ・セレクタＰＤＳと、各波形整形器ＴＧＦＣ
１，ＴＧＦＣ２，ＴＧＦＣ３…ＴＧＦＣｎと、ピンカー
ドＰＣＡ１，ＰＣＡ２，ＰＣＡ３…ＰＣＡｎに搭載した
ドライバＤＲとによって構成される試験パターン供給経
路ＣＨ１，ＣＨ２，ＣＨ３…ＣＨｎのそれぞれに切替手
段ＭＵＸを設け、この切替手段ＭＵＸにより被試験半導
体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎの
それぞれに試験パターンを送り込む状態と、独自に設定
すべきパラメータを送り込む状態に切替制御することが
できる構成とした点を特徴とするものである。
【００１６】切替手段ＭＵＸは例えばマルチプレクサと
呼ばれている切替回路を用いることができる。この切替
手段ＭＵＸはパターン発生器ＰＧからの制御信号によっ
て入力端子Ａを出力端子Ｃに接続する状態と、入力端子
Ｂを出力端子Ｃに接続する状態に切り替ることができ
る。切替手段ＭＵＸの入力端子Ａには記憶器ＭＥを接続
し、この記憶器ＭＥから各被試験半導体デバイスＤＵＴ
１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎに独自に設定すべき
パラメータを印加する。入力端子Ｂには各波形整形器Ｔ
ＧＦＣ１，ＴＧＦＣ２，ＴＧＦＣ３…ＴＧＦＣｎから出
力される試験パターンを印加する。
呼ばれている切替回路を用いることができる。この切替
手段ＭＵＸはパターン発生器ＰＧからの制御信号によっ
て入力端子Ａを出力端子Ｃに接続する状態と、入力端子
Ｂを出力端子Ｃに接続する状態に切り替ることができ
る。切替手段ＭＵＸの入力端子Ａには記憶器ＭＥを接続
し、この記憶器ＭＥから各被試験半導体デバイスＤＵＴ
１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎに独自に設定すべき
パラメータを印加する。入力端子Ｂには各波形整形器Ｔ
ＧＦＣ１，ＴＧＦＣ２，ＴＧＦＣ３…ＴＧＦＣｎから出
力される試験パターンを印加する。
【００１７】尚、図１に示す例では記憶手段ＭＥと切替
手段ＭＵＸとの間にラッチ回路ＬＨを設け、このラッチ
回路ＬＨを構成するフリップフロップのクロック入力端
子ＣＫにタイミング発生器ＴＧのセット側の出力信号Ｓ
ＥＴを入力し、このセット側の出力信号ＳＥＴにより記
憶手段ＭＥからパラメータを取り込んで切替手段ＭＵＸ
に印加する構成とした場合を示す。従って、切替手段Ｍ
ＵＸを入力端子Ａ側に切り替ることより記憶手段ＭＥに
記憶した各被試験デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ
３…ＤＵＴｎのそれぞれに設定すべき、例えば最適動作
を補正するタイミング・パラメータを（ａ１、ｂ１）、
（ａ２、ｂ２）、（ａ３、ｂ３）…（ａｎ、ｂｎ）を被
試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…Ｄ
ＵＴｎに送り込む状態に切り替えることができる。また
切替手段ＭＵＸを入力端子Ｂ側に切り替ることにより、
被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…
ＤＵＴｎにはパターン発生器ＰＧから出力される試験パ
ターンを印加する状態に切り替ることができ、この状態
で被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの試験を行
うことができる。
手段ＭＵＸとの間にラッチ回路ＬＨを設け、このラッチ
回路ＬＨを構成するフリップフロップのクロック入力端
子ＣＫにタイミング発生器ＴＧのセット側の出力信号Ｓ
ＥＴを入力し、このセット側の出力信号ＳＥＴにより記
憶手段ＭＥからパラメータを取り込んで切替手段ＭＵＸ
に印加する構成とした場合を示す。従って、切替手段Ｍ
ＵＸを入力端子Ａ側に切り替ることより記憶手段ＭＥに
記憶した各被試験デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ
３…ＤＵＴｎのそれぞれに設定すべき、例えば最適動作
を補正するタイミング・パラメータを（ａ１、ｂ１）、
（ａ２、ｂ２）、（ａ３、ｂ３）…（ａｎ、ｂｎ）を被
試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…Ｄ
ＵＴｎに送り込む状態に切り替えることができる。また
切替手段ＭＵＸを入力端子Ｂ側に切り替ることにより、
被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…
ＤＵＴｎにはパターン発生器ＰＧから出力される試験パ
ターンを印加する状態に切り替ることができ、この状態
で被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの試験を行
うことができる。
【００１８】尚、被試験半導体デバイスＤＵＴ１，ＤＵ
Ｔ２，ＤＵＴ３…ＤＵＴｎのそれぞれに共通した内容の
パラメータ、例えば共通の試験条件を設定する場合に
は、従来行われている条件設定と同様に共通した内容の
パラメータを例えば、データ・バッファ・メモリＤＢＭ
に記憶させておき、試験開始前の所定のタイミングでプ
ログラマブル・データ・セレクタＰＤＳを切替制御し、
各被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３
…ＤＵＴｎに共通のパラメータを送り込むことにより試
験条件を設定すればよい。
Ｔ２，ＤＵＴ３…ＤＵＴｎのそれぞれに共通した内容の
パラメータ、例えば共通の試験条件を設定する場合に
は、従来行われている条件設定と同様に共通した内容の
パラメータを例えば、データ・バッファ・メモリＤＢＭ
に記憶させておき、試験開始前の所定のタイミングでプ
ログラマブル・データ・セレクタＰＤＳを切替制御し、
各被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３
…ＤＵＴｎに共通のパラメータを送り込むことにより試
験条件を設定すればよい。
【００１９】
【発明の効果】以上説明したように、この発明によれば
試験パターン供給経路ＣＨ１，ＣＨ２，ＣＨ３…ＣＨｎ
のそれぞれに切替手段ＭＵＸを設けた点と、記憶手段Ｍ
Ｅを設けた点の簡単な構成の付加により、複数の被試験
半導体デバイスの各個に独自に設定すべきパラメータを
一度に転送して被試験半導体デバイスＤＵＴ１，ＤＵＴ
２，ＤＵＴ３…ＤＵＴｎに設定することができる。この
結果、被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵ
Ｔ３…ＤＵＴｎの各個に互いに内容が異なるパラメータ
を送り込む動作をほぼ瞬時に完了させることができ、試
験に要する時間を大幅に短縮することができる利点が得
られる。
試験パターン供給経路ＣＨ１，ＣＨ２，ＣＨ３…ＣＨｎ
のそれぞれに切替手段ＭＵＸを設けた点と、記憶手段Ｍ
Ｅを設けた点の簡単な構成の付加により、複数の被試験
半導体デバイスの各個に独自に設定すべきパラメータを
一度に転送して被試験半導体デバイスＤＵＴ１，ＤＵＴ
２，ＤＵＴ３…ＤＵＴｎに設定することができる。この
結果、被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵ
Ｔ３…ＤＵＴｎの各個に互いに内容が異なるパラメータ
を送り込む動作をほぼ瞬時に完了させることができ、試
験に要する時間を大幅に短縮することができる利点が得
られる。
【図１】この発明による半導体デバイス試験装置の一実
施例を説明するためのブロック図。
施例を説明するためのブロック図。
【図２】従来の技術を説明するためのブロック図。
【図３】この発明で解決しようとする課題を説明するた
めのグラフ。
めのグラフ。
ＰＧ パターン発生器 ＤＢＭ データ・バッファ・メモリ ＰＤＳ プログラマブル・データ・セレクタ ＴＧＦＣ１〜ＴＧＦＣｎ 波形整形器 ＰＣＡ１〜ＰＣＡｎ ピンカード ＣＨ１〜ＣＨｎ 試験パターン供給経路 ＳＣ 論理比較器 ＦＭ 不良解析メモリ ＤＵＴ１〜ＤＵＴｎ 被試験半導体デバイス ＭＵＸ 切替手段 ＭＥ 記憶手段
Claims (3)
- 【請求項１】複数の被試験半導体デバイスの各ピンに対
して、それぞれのピンに対応して設けられた試験パター
ン供給経路を通じて試験パターンを印加すると共に、被
試験半導体デバイスの応答出力信号を期待値と比較し、
被試験半導体デバイスの良否を判定する半導体デバイス
試験装置において、上記試験パターン供給経路のそれぞ
れに切替手段を設け、この切替手段により上記試験パタ
ーンを被試験半導体デバイスに送り込む状態と、各被試
験半導体デバイスに各被試験半導体デバイス毎に独自に
設定すべきパラメータを送り込む状態とに切替制御でき
る構成としたことを特徴とする半導体デバイス試験装
置。 - 【請求項２】請求項１記載の半導体デバイス試験装置に
おいて、上記被試験半導体デバイス毎に独自に設定すべ
きパラメータを記憶した記憶手段を設け、上記切替手段
はこの記憶手段に記憶したパラメータと、試験パターン
供給経路を通じて供給される試験パターンの何れか一方
を選択して被試験半導体デバイスに送り込む構成とした
ことを特徴とする半導体デバイス試験装置。 - 【請求項３】請求項１又は２記載の半導体デバイス試験
装置の何れかにおいて、上記被試験半導体デバイスのそ
れぞれに対して共通に設定すべきパラメータは上記試験
パターン供給経路を通じて被試験半導体デバイスに送り
込む構成としたことを特徴とする半導体デバイス試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000384753A JP4922480B2 (ja) | 2000-12-19 | 2000-12-19 | 半導体デバイス試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000384753A JP4922480B2 (ja) | 2000-12-19 | 2000-12-19 | 半導体デバイス試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002181902A true JP2002181902A (ja) | 2002-06-26 |
| JP4922480B2 JP4922480B2 (ja) | 2012-04-25 |
Family
ID=18852144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000384753A Expired - Fee Related JP4922480B2 (ja) | 2000-12-19 | 2000-12-19 | 半導体デバイス試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4922480B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06202934A (ja) * | 1992-08-31 | 1994-07-22 | Hewlett Packard Co <Hp> | プログラム可能なタイミングを有するメモリコントローラ |
| JPH06214870A (ja) * | 1993-01-13 | 1994-08-05 | Nec Corp | メモリ制御装置 |
| JPH10112199A (ja) * | 1996-10-03 | 1998-04-28 | Advantest Corp | メモリ試験装置 |
| JPH11232899A (ja) * | 1998-02-12 | 1999-08-27 | Advantest Corp | Ｉｃ試験装置 |
| WO2000020978A1 (en) * | 1998-10-02 | 2000-04-13 | International Business Machines Corporation | Memory controller with programmable delay counter for tuning performance based on timing parameter of controlled memory storage device |
-
2000
- 2000-12-19 JP JP2000384753A patent/JP4922480B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06202934A (ja) * | 1992-08-31 | 1994-07-22 | Hewlett Packard Co <Hp> | プログラム可能なタイミングを有するメモリコントローラ |
| JPH06214870A (ja) * | 1993-01-13 | 1994-08-05 | Nec Corp | メモリ制御装置 |
| JPH10112199A (ja) * | 1996-10-03 | 1998-04-28 | Advantest Corp | メモリ試験装置 |
| JPH11232899A (ja) * | 1998-02-12 | 1999-08-27 | Advantest Corp | Ｉｃ試験装置 |
| WO2000020978A1 (en) * | 1998-10-02 | 2000-04-13 | International Business Machines Corporation | Memory controller with programmable delay counter for tuning performance based on timing parameter of controlled memory storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4922480B2 (ja) | 2012-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2671817B2 (ja) | 半導体集積回路の検査方法 | |
| US6760873B1 (en) | Built-in self test for speed and timing margin for a source synchronous IO interface | |
| US7613971B2 (en) | Semiconductor integrated circuit with delay test circuit, and method for testing semiconductor integrated circuit | |
| US12050247B2 (en) | Addressable test access port | |
| WO1999023501A1 (en) | Integrated circuit tester having pattern generator controlled data bus | |
| US8299810B2 (en) | Test apparatus and electronic device | |
| US6754868B2 (en) | Semiconductor test system having double data rate pin scrambling | |
| KR100295546B1 (ko) | 반도체디바이스시험장치 | |
| KR100545440B1 (ko) | 반도체 시험장치 | |
| US6721904B2 (en) | System for testing fast integrated digital circuits, in particular semiconductor memory modules | |
| JP2001518625A (ja) | 集積回路テスタのためのフォーマットに感応したタイミング較正 | |
| JP3569275B2 (ja) | サンプリングデジタイザ、その方法及びサンプリングデジタイザを備えた半導体集積回路試験装置 | |
| JPH07270492A (ja) | 半導体集積回路装置 | |
| JP2002181902A (ja) | 半導体デバイス試験装置 | |
| JP4119015B2 (ja) | 半導体試験装置 | |
| JP2002189058A (ja) | 半導体デバイス試験装置 | |
| JP4156105B2 (ja) | Ｉｃ試験装置 | |
| JPH07128407A (ja) | テスト装置 | |
| JP4462692B2 (ja) | 半導体デバイス | |
| JP3069195U (ja) | 半導体試験装置 | |
| KR20000006389A (ko) | 반도체메모리시험장치및시험방법 | |
| JP2962552B2 (ja) | Ｉｃ試験装置 | |
| JP2539956Y2 (ja) | テスターのタイミング発生回路 | |
| JPH05273308A (ja) | Ｉｃ試験装置のタイミング発生装置 | |
| JPH08227599A (ja) | 半導体試験装置内蔵のアドレス・マルチプレクス回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060329 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070911 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20100324 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100402 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101124 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120131 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120206 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150210 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |