CN117631988A - 用于向存储器提供具有空中时延的命令的装置和方法 - Google Patents

用于向存储器提供具有空中时延的命令的装置和方法 Download PDF

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Abstract

一种支持OTF时延的存储器设备，包括：分别连接到多条信号线的多个信号引脚，每条信号线被配置为携带信号；以及控制逻辑电路，被配置为通过多条信号线当中的命令线接收包括指示OTF时延的命令时延(CDL)值的OTF命令，并且控制根据OTF命令的操作在从应用OTF命令的时间点起的OTF时延之后被执行。

Description

用于向存储器提供具有空中时延的命令的装置和方法
相关申请的交叉引用
本申请基于2022年8月30日提交的韩国专利申请第10-2022-0109495号和2022年12月22日提交的韩国专利申请第10-2022-0182181号并且要求其优先权，这些申请的公开内容通过引用整体结合于此。
背景技术
随着对于使电子系统加速、增加数据容量和消耗更少功率的需求的增长，已经不断开发了可以更快存取、存储更多数据和使用更少功率的半导体存储器。半导体存储器通常通过向存储器设备提供命令、地址和时钟来控制。各种命令、地址和时钟可以由例如存储器控制器提供。命令可以控制存储器设备执行各种存储器操作，例如，用于从存储器设备检索数据的读取操作以及用于在存储器设备中存储数据的写入操作。可以在相对于存储器设备的接收和/或发送的已知定时处在存储器控制器与存储器设备之间提供与命令相关联的数据。
外部时钟(诸如系统时钟和数据时钟)可以由存储器控制器提供给存储器设备。系统时钟可以用于命令和地址定时，而数据时钟可以用于提供给存储器设备的数据写入定时和从存储器设备提供的数据读取定时。存储器设备还可以向存储器控制器提供数据时钟，以用于对提供给存储器控制器的数据的传递进行定时。数据时钟的频率可以高于系统时钟的频率。数据时钟的频率可以是系统时钟频率的整数倍，例如四倍。
为了支持高速接口，存储器控制器可以使得用户请求的命令(例如，读取/写入命令)首先被执行，以处理主机的作业或任务，并且可以稍后控制存储器设备(例如，动态随机存取存储器(dynamic random-access memory，DRAM))的刷新操作。存储器控制器可以在发出针对某个存储体(memory bank)的读取/写入命令之后发出针对另一存储体的刷新命令。在这种情况下，由于对于可以彼此独立地进行操作的其他存储体出现命令定时延迟，因此存储体效率下降。
此外，存储器控制器可以控制存储器操作，使得向存储器设备发送的数据或者从存储器设备接收的数据被连续切换(toggle)。当在存储器控制器与存储器设备之间的数据线上切换的数据被临时挂起时，可以确定在数据线中生成了DQ气泡(bubble)。这种DQ气泡可能导致存储器系统的延迟和性能下降。如果在没有DQ气泡的情况下连续执行数据切换，将有利于存储器系统的高速操作性能。相应地，存储器控制器可以调整命令并将其提供给存储器设备，使得DQ气泡不会出现。
同时，定义存储器接口中的命令所需的或足够的系统时钟数nCK可以被设置为例如两个时钟周期2CK(见图3)。然而，用于发送数据突发长度(例如，BL＝24)的时间可能不是时钟周期2CK的整数倍。发送与设置为4倍系统时钟频率的数据时钟同步的突发长度(BL＝24)数据所花费的时间将等于时钟周期3CK的时间。在这种情况下，为了在没有DQ气泡的情况下切换突发长度BL＝24的数据，在时钟周期1CK期间生成命令空闲状态。这种命令空闲状态使命令效率下降。
发明内容
本发明构思涉及半导体存储器和方法，更具体地，涉及向存储器提供运行时间可变命令。
本发明构思提供了一种用于支持提供命令时延(command latency，CDL)的命令的存储器设备和方法，以提高存储器设备的存储体和/或命令的效率，CDL指示命令的命令运行时间点。
根据本发明构思的一些示例实施例，提供了一种支持空中(OTF)时延的存储器设备，该存储器设备包括：连接到多条信号线的多个信号引脚；以及控制逻辑电路，被配置为通过多条信号线当中的命令线接收包括指示OTF时延的命令时延(CDL)值的OTF命令，并且控制根据OTF命令的操作在从应用OTF命令的时间点起的OTF时延之后被执行。
根据本发明构思的一些示例实施例，提供了一种支持OTF时延的存储器设备，该存储器设备包括：连接到多条信号线的多个信号引脚；以及控制逻辑电路，被配置为当多条信号线中的数据线在没有数据气泡的情况下切换与数据突发相对应的数据时，通过多条信号线当中的命令线接收包括指示OTF时延的CDL值的OTF命令，并且控制根据OTF命令的操作在从应用OTF命令的时间点起的OTF时延之后被执行。
根据本发明构思的一些示例实施例，提供了一种支持OTF时延的存储器设备的操作方法，该方法包括：通过多条信号线当中的命令线接收包括指示OTF时延的CDL值的OTF命令；以及在从应用OTF命令的时间点起的OTF时延之后，执行根据OTF命令的操作。
附图说明
从以下结合附图的详细描述中，将更清楚地理解一些示例实施例，其中：
图1是根据一些示例实施例的装置的框图；
图2是示出根据一些示例实施例的存储器设备的框图；
图3是示出存储器设备的刷新操作的比较示例的定时图。
图4和图5是描述根据一些示例实施例的存储器设备的刷新操作的图；
图6是示出存储器设备的读取操作的比较示例的定时图。
图7和图8是描述根据一些示例实施例的存储器设备的读取操作的图；
图9和图10是示出根据本发明构思的一些示例实施例的空中(OTF)命令的视图；
图11和图12是示出根据本发明构思的一些示例实施例的表示OTF命令的运行时间点的OTF时延的图；以及
图13是根据本发明构思的一些示例实施例的包括存储器设备的系统的框图，该存储器设备执行包括OTF时延的OTF命令的操作。
具体实施方式
图1是根据一些示例实施例的装置的框图。
参考图1，装置100包括第一设备110和/或第二设备120。装置100可以被实施为被包括在个人计算机(personal computer，PC)和/或移动电子设备中。移动电子设备可以包括膝上型计算机、移动电话、智能电话、平板PC、个人数字助理(personal digitalassistants，PDA)、企业数字助理(enterprise digital assistant，EDA)、数码静态相机、数码摄像机、便携式多媒体播放器(Portable Multimedia Player，PMP)、个人导航设备或便携式导航设备(Portable Navigation Device，PND)、手持游戏控制台、移动互联网设备(Mobile Internet Device，MID)、可穿戴计算机、物联网(Internet of Things，IoT)设备、万物网(Internet of Everything，IoE)设备和/或无人机。
第一设备110可以被实施为集成电路(integrated circuit，IC)、片上系统(system on chip，SoC)、应用处理器(pplication processor，AP)、移动AP、芯片组和/或一组芯片。作为示例，第一设备110可以是执行存储器控制功能的半导体设备，并且也可以被包括在AP中。AP可以包括存储器控制器、随机存取存储器(random access memory，RAM)、中央处理单元(central processing unit，CPU)、图形处理单元(graphics processingunit，GPU)和/或调制解调器。
第二设备120可以被实施为易失性存储器设备。易失性存储器设备可以被实施为RAM、动态RAM(dynamic RAM，DRAM)和/或静态RAM(static RAM，SRAM)，但不限于此。例如，第二设备2可以对应于双倍数据速率同步动态随机存取存储器(Double Data RateSynchronous Dynamic Random Access Memory，DDR SDRAM)、低功率双倍数据速率(LowPower Double Data Rate，LPDDR)SDRAM、图形双倍数据速率(Graphics Double DataRate，GDDR)SDRAM、Rambus动态随机存取存储器(Rambus Dynamic Random Access Memory，RDRAM)等。替代地，第二设备120可以被实施为高带宽存储器(high bandwidth memory，HBM)。
同时，第二设备120可以被实施为非易失性存储器设备。例如，第二设备120可以被实施为电阻式存储器，诸如相变RAM(phase change RAM，PRAM)、磁性RAM(magnetic RAM，MRAM)和/或电阻式RAM(resistive RAM，RRAM)。在下文中，为了便于解释，第一设备110将被称为存储器控制器，并且第二设备120将被称为存储器设备。尽管存储器设备120被示为单个半导体芯片，但是实际上可以包括n个(n是除0之外的整数，即非零整数)存储器设备。
存储器设备120可以耦合到总线(或存储器总线)130，命令/地址、数据和/或时钟是通过总线130传递的。存储器控制器110和存储器设备120可以通过几条总线进行通信。例如，命令和地址CA信号由存储器设备120在命令/地址总线130上接收，并且数据DQ是通过数据总线130在存储器控制器110与存储器设备120之间提供的。可以经由时钟总线130在存储器控制器110与存储器设备120之间提供各种时钟信号。时钟总线130可以包括由存储器设备120接收的系统时钟CK_t和CK_c、由存储器设备120接收的数据时钟WCK_t和WCK_c、和/或用于向存储器控制器110提供由存储器设备120提供的读取时钟的信号线。每条信号线130或者一条或多条总线130可以包括信号通过其被提供的一条或多条信号线。
由存储器控制器110提供给存储器设备120的时钟CK_t和CK_c用于提供和接收命令和地址的定时。时钟WCK_t和WCK_c用于数据显示的定时。时钟CK_t和CK_c是互补的，并且时钟WCK_t和WCK_c是互补的。如果第一时钟信号的上升沿与第二时钟信号的下降沿重合，并且第二时钟信号的上升沿与第一时钟信号的下降沿重合，则时钟信号是互补的。
由存储器控制器110提供给存储器设备120的时钟WCK_t和WCK_c可以与由存储器控制器110提供给存储器设备120的时钟CK_t和CK_c同步。此外，时钟WCK_t和WCK_c可以具有比时钟CK_t和CK_c更高的时钟频率。例如，时钟WCK_t和WCK_c的时钟频率是时钟CK_t和CK_c的时钟频率的四倍。在下文中，为了描述方便，时钟CK_t和CK_c可以被称为时钟CK，并且时钟WCK_t和WCK_c可以被称为时钟WCK。
存储器控制器110可以向存储器设备120提供包括命令时延CDL信息的命令，命令时延CDL信息指示用以执行存储器操作的相应命令的运行时间点。表示命令的运行时间点的命令时延CDL被称为空中(on-the-fly，OTF)时延，并且包括OTF时延的命令可以被称为OTF命令。OTF命令可以在随机定时从存储器控制器110发出。例如，即使当存储器设备120正在执行某些操作(例如，读取/写入操作)时，存储器控制器110发出的OTF命令也可以被存储器设备120接收，以执行由OTF命令指定的操作。OTF命令的非限制性示例可以包括存储器设备120的断电命令、激活命令、读取命令、写入命令、模式寄存器写入命令、模式寄存器读取命令、列地址选通(Column Address Strobe，CAS)命令、刷新命令、训练命令和/或预充电命令等。
在操作中，当读取命令和相关联的地址由存储器控制器110提供给存储器设备120时，存储器设备120可以接收具有OTF时延和相关地址的读取命令，执行读取操作，并且从与相关地址相对应的存储器位置输出读取数据DQ。读取命令中包括的OTF时延可以指读取时延RL值，读取时延RL值指示在当读取数据DQ被存储器设备120提供给存储器控制器110时的读取命令之后的时钟CK的时钟周期数(称为tCK)。当在读取命令上提供时，OTF读取时延可以是可变的。读取时延运行时间点可变的读取命令可以被称为OTF读取命令。OTF读取命令中包括的OTF读取时延可以被指定为时钟周期数0、+1、+2、…、和+m(m是自然数)之一。
根据一些示例实施例，OTF读取命令中包括的OTF读取时延可以与存储器设备120的模式寄存器122相关联地被不同地改变。众所周知，存储器设备120中包括的模式寄存器122可以利用用于设置各种操作模式的信息和/或用于选择存储器操作的特征的信息来编程。如图11所示，与模式寄存器122相关联的OTF读取时延可以被改变为具有各种时钟周期数(例如，+1、+2、+3、+4、+8)的读取时延。替代地，如图12所示，与模式寄存器122相关联的OTF读取时延是绝对时间(例如，+x1、+x2、+y1、+y2、+z1、+z2(x、y、z可以被改变为非零整数))。
在操作中，当写入命令和相关联的地址由存储器控制器110提供给存储器设备120时，存储器设备120可以接收具有OTF时延和相关地址的写入命令，并且执行写入操作以将来自存储器控制器110的写入数据DQ写入到与相关地址相对应的存储器位置。当写入数据DQ由存储器控制器110提供给存储器设备120时，写入命令中包括的OTF时延可以指写入时延WL值，写入时延WL值指示写入命令之后的时钟CK的时钟周期数tCK。当在写入命令上提供时，OTF写入时延可以是可变的。写入时延运行时间点可变的写入命令可以被称为OTF写入命令。OTF写入命令中包括的OTF写入时延可以被指定为时钟周期数0、+1、+2、…、和+m(m是自然数)之一。
根据一些示例实施例，OTF写入命令中包括的OTF写入时延可以与存储器设备120的模式寄存器122相关联地被不同地改变。如图11所示，与模式寄存器122相关联的OTF写入时延可以被改变为具有各种时钟周期数(例如，+1、+2、+3、+4、+8)的写入时延。替代地，如图12所示，与模式寄存器122相关联的OTF写入时延是绝对时间(例如，+x1、+x2、+y1、+y2、+z1、+z2(x、y、z可以被改变为非零整数))。
存储器控制器110可以包括存储器PHY 112，存储器PHY 112提供用于在存储器设备120上执行存储器操作的精确操作定时。存储器PHY 112可以包括为存储器控制器110与存储器设备120之间的有效通信所需的或足够的信号、频率、定时、驱动、详细操作参数和/或功能而提供的物理和/或电气层和/或逻辑层。存储器PHY 112可以支持联合电子设备工程委员会(Joint Electron Device Engineering Council，JEDEC)标准的双倍数据速率(DDR)和/或低功率DDR(LPDDR)协议的特征。
存储器PHY 112可以通过存储器总线130连接存储器控制器110和存储器设备120。为了附图的简洁，通过存储器控制器110与存储器设备120之间的一条信号线，时钟CK、命令/地址CA、时钟WCK和数据DQ被示为正在被提供，但是实际上，它们可以通过多条信号线和/或总线来提供。存储器控制器110与存储器设备120之间的信号线可以通过连接器来连接。连接器可以被实施为引脚、球体、信号线和/或其他硬件组件。存储器控制器110可以通过存储器PHY 112向存储器设备120提供包括OPT时延的OTF命令。
存储器设备120可以包括模式寄存器122(下文称为“MRS”)、控制逻辑电路124和/或数据输入/输出(input/output，I/O)电路126。MRS122可以存储用于配置存储器设备120的操作的信息，以设置存储器设备120的操作条件。MRS122可以根据OTF命令中包括的CDL信息来存储表示可变时延运行时间点的各种OTF时延参数代码。OTF时延参数代码可以被表达为从与OTF命令同步的信号CK起的时钟CK的周期数nCK，或者被表达为从与OTF命令同步的信号CK起的绝对时间(ns)。
控制逻辑电路124可以控制存储器设备120的电路以按照由MRS122存储的操作参数和控制参数中的设置进行操作。控制逻辑电路124可以从存储器控制器110接收OTF命令，并且控制根据OTF命令的操作以使其在OTF命令中表达的OTF时延之后被执行。根据一些示例实施例，控制逻辑电路124可以通过使用由MRS122存储的OTF时延参数代码来控制根据OTF命令的操作以使其在OTF时延之后被执行。
数据I/O电路126可以在OTF读取命令中包括的OTF读取时延的时间处将与读取数据时钟同步的读取数据DQ发送到存储器控制器110。数据I/O电路126可以在OTF写入命令中包括的OTF写入时延的时间处从存储器控制器110接收与时钟WCK同步的写入数据DQ。由数据I/O电路126发送和接收的数据DQ可以包括8位的数据宽度。根据一些示例实施例，数据宽度是16位，并且这16位可以被划分成8位数据的低位字节和8位数据的高位字节。
图2是示出根据本发明构思的一些示例实施例的存储器设备的框图。
参考图1和图2，存储器设备120可以包括存储器单元阵列200、行解码器202、字线(WL)驱动器204、列解码器206、读取/写入(R/W)电路208、时钟缓冲器210、数据时钟电路220、地址缓冲器230、MRS122、控制逻辑电路124和/或数据I/O电路126。
存储器单元阵列200包括以行和列排列的矩阵形式提供的多个存储器单元。存储器单元阵列200包括连接到存储器单元的多条字线WL和多条位线BL。多条字线WL可以连接到多行存储器单元，并且多条位线BL可以连接到多列存储器单元。
存储器单元阵列200可以包括多个存储体分组BG0至BG3，存储体分组BG0至BG3中的每一个包括多个存储体BANK0至BANK3。存储器单元阵列200可以包括根据16或8位数据DQ信号配置的4个存储体分组，并且可以被配置有每个存储体分组包括4个存储体、8个存储体或16个存储体的存储体架构。
行解码器202可以选择连接到存储器单元阵列200的多条字线WL之一。行解码器202可以对通过命令/地址总线130和地址缓冲器230接收的行地址ROW_ADDR进行解码，选择与行地址ROW_ADDR相对应的一条字线WL，并且连接到激活所选择的字线WL的字线驱动器204。列解码器206可以从存储器单元阵列200的多条位线BL中选择预设位线BL。列解码器206可以对从地址缓冲器230接收的列地址COL_ADDR进行解码以生成列选择信号，并且将由列选择信号选择的位线BL连接到R/W电路208。
R/W电路208可以包括用于存储由列选择信号选择的位线BL的读取数据的读取数据锁存器以及用于将写入数据写入到存储器单元阵列200中的写入驱动器。存储在R/W电路208的读取数据锁存器中的读取数据可以通过读取数据路径270的数据输出驱动器而被提供给数据DQ总线。写入数据可以通过连接到数据DQ总线130的写入数据路径260的数据输入缓冲器以及通过R/W电路208的写入驱动器而被应用于存储器单元阵列200。
时钟缓冲器210可以接收时钟CK并且生成内部时钟信号ICK。内部时钟信号ICK被提供给控制逻辑电路124，并且可以用于对内部电路的各种操作进行定时。控制逻辑电路124可以通过命令/地址总线130接收OTF命令CMD，并且生成控制存储器设备120和/或存储器操作的操作定时的控制信号CTLS。控制逻辑电路124可以使用控制信号CTLS从存储器单元阵列200读取数据和向存储器单元阵列200写入数据。
MRS122可以存储由控制逻辑电路124用来配置存储器设备120的操作的信息，以设置存储器设备120的操作条件。MRS122可以包括存储用于设置存储器设备120的操作条件的各种操作参数和控制参数的参数代码的寄存器。参数代码可以由存储器设备120通过命令/地址总线130接收。MRS 122可以存储与OTF命令相关联的OTF时延参数代码。
控制逻辑电路124可以生成控制信号CTLS，该控制信号CTLS被提供给存储器设备120的电路以按照由MRS122存储的操作参数和控制参数中的设置进行操作。控制逻辑电路124可以生成用以在接收的OTF命令中表达的OTF时延之后执行根据OTF命令的操作的控制信号CTLS。控制逻辑电路124可以基于存储在MRS122中的OTF时延参数代码来生成用于执行根据OTF命令的操作的控制信号CTLS。控制信号CTLS可以在从与OTF命令同步的CK信号起的OTF时延之后被生成。
数据I/O电路126可以划分成包括数据输入缓冲器的写入数据路径260和包括数据输出驱动器的读取数据路径270。写入数据路径260可以包括接收写入数据DQ的数据输入缓冲器。读取数据路径270可以包括发送读取数据DQ的数据输出缓冲器。写入数据路径260和/或读取数据路径270可以被控制为当写入数据DQ和/或读取数据DQ被发送到DQ总线130时，在没有数据气泡的情况下在DQ总线130中连续切换数据。
图3是示出存储器设备的刷新操作的比较示例的定时图。例如，图3的定时图可以与典型的每存储体(per-bank)刷新命令相关联。
图4和图5是描述根据一些示例实施例的存储器设备的刷新操作的图。图4是示出OTF每存储体刷新命令的图，并且图5示出与图4的OTF每存储体刷新命令相关联的定时图。在下面描述的定时图中，水平轴和垂直轴分别表示时间和电压电平，并且不一定按比例绘制。
参考图1、图2和图3，对于存储器设备120的每存储体刷新操作，可以在时间T0处应用与时钟CK同步的针对第一存储体BANK0的刷新命令REFpb。指定要对其执行刷新操作的第一存储体BANK0的存储体地址和行地址可以与刷新命令REFpb一起被接收。可以在时间点T0与时间点T1之间的时钟周期2CK期间应用刷新命令REFpb。在下文中，用于存储器设备120的命令被描述为与时钟CK同步并且被设置为时钟周期2CK。
存储器设备120(诸如DRAM)可以响应于周期性应用的刷新命令REFpb来刷新存储器单元行。通过以给定的刷新率tREF定期读取DRAM的所有或者一个或多个存储器单元行来刷新DRAM单元。相应地，可以在时间点T4处调度针对第一存储体BANK0的刷新命令REFpb。
在时间点T4处，存储器控制器110可以控制读取操作以检索(retrieve)第二存储体BANK1的数据，从而首先处理主机的作业或任务。相应地，可以在时间点T4和T5处顺序地应用CAS命令和针对第二存储体BANK1的读取命令，该CAS命令指示在应用时间点T4之前在时间点T3处准备读取操作。可以与读取命令RD一起接收指定要对其执行读取操作的第二存储体BANK1的存储体地址、行地址和列地址。
在读取命令RD被应用于第二存储体BANK1之后，可以在时间点T6处应用在时间点T4处被调度的对第一存储体BANK0的刷新命令REFpb。相应地，可以通过以刷新率tREF读取第一存储体BANK0的所有或者一个或多个存储器单元行来刷新DRAM单元。
在图3中，对第一存储体BANK0执行刷新操作，并且对第二存储体BANK1执行读取操作。可以看出，针对第一存储体BANK0的刷新命令在针对第二存储体BANK1的读取命令RD期间被延迟。存储器设备120被配置为使得独立地执行针对不同存储体的操作。也就是时候，第一存储体BANK0可以执行刷新操作，同时第二存储体BANK1可以执行读取操作。但是，用于在第一存储体BANK0上执行刷新操作的刷新命令(REF)延迟命令延迟时间300。例如，存储器设备120可接收针对BANK1的一个或多个读取命令(RD)和针对BANK0的每存储体刷新命令(REFpb)。针对BANK0的每存储体刷新命令(REFpb)可以被延迟命令延迟时间300的时段，在此时段期间，存储器设备120接收针对BANK1的读取命令(RD)。结果，随着存储器设备120经历存储体操作延迟，存储体操作效率可能降低。通过最小化存储体操作延迟，存储器设备120的存储体操作效率可以被提高。
为了减少存储体操作延迟，存储器控制器110可以向存储器设备120提供包括命令时延CDL信息的OTF刷新命令，命令时延CDL信息指示命令的运行时间点。参考图4，示出了OTF每存储体刷新命令的图T400。依据芯片选择信号CS和列地址CA[0]至CA[6]提供OTF每存储体刷新命令REFpb的操作数。
关于OTF每存储体刷新命令REFpb，在时钟CK的上升沿R1处，依据芯片选择信号CS和列地址CA[0]至CA[6]提供操作数，并且在时钟CK的下降沿F1处，可以根据存储器单元阵列200的存储体配置(例如，存储体分组BG、16个存储体16B和8个存储体8B)输入额外的操作数。操作数(例如，指示OTF每存储体刷新命令REFpb的变量、字段或值)可以包括根据DRAM规范(例如LPDDR、DDR、GDDR设备上的JEDEC规范)的BG0、BA0至BA2、RFM、SB0至SB1、AB和/或CDL<0>。不要在意(DC)函数用“X”表示。
BG0表示存储体分组地址，BA0至BA2表示存储体地址，RFM表示刷新管理模式，SB0至SB1表示单个存储体刷新，并且AB表示所有存储体。CDL<0>可以指示OTF时延。CDL<0>的位值最初可以被设置为默认“0”位值。CDL<0>的默认“0”位值是指没有设置OTF时延。为了设置OTF时延，可以将其从默认“0”位值改变为“1”位值。CDL<0>的“1”位值可以被设置为例如CDL＝4。也就是说，可以设置在4CK之后执行每存储体刷新命令REFpb。取决于一些示例实施例，OTF时延设置可以通过由存储器控制器110计算的各种2nCK(n是自然数)来确定。
参考图5，可以将图3中描述的在时间点T4处调度的针对第一存储体BANK0的刷新命令REFpb与在时间点T2处CDL＝4的情况下的OTF每存储体刷新命令REFpb一起应用。在时间点T2处的4CK之后，在时间点T4处，可以执行针对第一存储体BANK0的刷新操作。第一存储体BANK0可以通过以刷新率tREF读取第一存储体BANK0的所有或者一个或多个存储器单元行来刷新DRAM单元。相应地，在时间点T4处，第一存储体BANK0的刷新操作和第二存储体BANK1的读取操作可以彼此独立地执行。存储器设备120可以提高存储器设备120的存储体效率，因为存储体操作延迟300(见图3)按照OTF每存储体刷新命令REFpb的OTF时延被减小或消除。这里，作为一些示例，提供了用于执行OTF命令的时钟周期数CK，本公开的一个或多个实施例不限于此。
图6是示出存储器设备的读取操作的比较示例的定时图。
图7和图8是描述根据一些示例实施例的存储器设备的读取操作的图。图7是示出OTF读取命令的图，并且图8示出与图7的OTF读取命令相关联的定时图。
参考图1、图2和图6，与时钟CK同步的第一读取命令RD1可以在时间点Ta处被应用于存储器设备120上的读取操作。指定要在其中执行读取操作的存储器的存储体地址和行地址可以与第一读取命令RD1一起被接收。可以在时间点Ta与时间点Tb之间的时钟周期2CK期间应用第一读取命令RD1。具有预设突发长度(例如，BL＝24)的读取数据DQ可以在从时间点ta起的读取时延RL之后被输出到数据总线130。为了附图的简洁，将描述从应用第一读取命令RD1的时间点ta输出BL＝24的读取数据DQ，并且这将适用于以下示例实施例。
响应于第一读取命令RD1，可以与时钟WCK同步地从时间点ta到时间点Tc输出与突发长度BL＝24相对应的读取数据DQ0至DQ23。由于时钟WCK频率是时钟CK频率的4倍，因此从输出DQ0至DQ23读取数据的时间点Ta到时间点Tc的时间对应于时钟周期3CK。
为了在没有数据气泡的情况下切换DQ总线130上BL＝24的读取数据DQ，可以在时间点Tc处应用第二读取命令RD2。指定要在其中执行读取操作的存储器的存储体地址和行地址可以与第二读取命令RD2一起被接收。可以在时间点Tc与时间点Td之间的时钟周期2CK期间应用第二读取命令RD2。可以与时钟WCK同步地从时间点Tc到时间点Te输出根据第二读取命令RD2的与突发长度BL＝24相对应的读取数据DQ0至DQ23。在时间点Te处，可以应用第三读取命令RD3以在没有数据气泡的情况下切换读取数据DQ。
在图6中，为了避免DQ总线130中的数据气泡，存储器控制器110可以计算存储器存取操作，在该存储器存取操作中，与根据第一读取命令RD1的读取数据DQ相继地(successively)输出根据第三读取命令RD3的读取数据DQ和根据第二读取命令RD2的读取数据DQ。相应地，存储器控制器110可以在时间点Ta处发出第一读取命令RD1，在时间点Tc处发出第二读取命令RD2，并且在时间点Te处发出第三读取命令RD3并将其提供给存储器设备120。此时，在时间点Tb与时间点Tc之间，没有确保定义命令CMD所需的或足够的时钟周期2CK。类似地，在时间点Td与时间点Te之间没有确保时钟周期2CK。相应地，可以看出，在时间点Tb与时间点Tc之间的时钟周期1CK期间，以及在时间点Td与时间点Te之间的时钟周期1CK期间，在携带命令和地址CA的命令/地址总线130中生成了CA空闲状态。为此，随着存储器设备120经历CA空闲状态，命令效率可能降低。如果可以最小化CA空闲状态，则提高存储器设备120的命令效率将是有用的。
为了减少CA空闲状态，存储器控制器110可以向存储器设备120提供包括命令时延CDL信息的OTF读取命令，命令时延CDL信息指示命令的运行时间点。参考图7，示出了OTF读取命令图T700。依据芯片选择信号CS和列地址CA[0]至CA[7]提供OTF读取命令RD的操作数。
关于OTF读取命令RD，在时钟CK的上升沿R1处，依据芯片选择信号CS和列地址CA[0]至CA[7]提供操作数，并且在时钟CK的下降沿F1处，可以根据存储器单元阵列200的存储体配置(例如，存储体分组BG、16个存储体16B和8个存储体8B)输入额外的操作数。操作数(指示OTF读取命令RD的某些方面的变量、字段或值)可以包括由DRAM规范提供的BG0至BG1、BA0至BA3、C0至C5、AP和CDL[1:0]。
BG0至BG1指示存储体分组地址，BA0至BA3指示存储体地址，C0至C5指示突发序列，并且AP指示自动预充电。CDL[1:0]可以指示OTF时延。CDL[1:0]位值最初可以被设置为默认“00”位值。CDL[1:0]的默认“00”位值是指没有设置OTF时延。为了设置OTF时延，默认“00”位值可以被改变为“01”、“10”或“11”位值。例如，CDL[1:0]的“01”位值可以被设置为CDL＝1。也就是说，CDL[1:0]的“01”位值可以被设置以便在1CK之后执行OTF读取命令RD。CDL[1:0]的位值“10”可以被设置为例如CDL＝2，并且OTF读取命令RD在2CK之后被执行。CDL[1:0]的位值“11”可以被设置为例如CDL＝3，并且OTF读取命令RD在3CK之后被执行。这里，作为一些示例，提供了用于执行OTF命令的时钟周期数CK，本公开的一个或多个实施例不限于此。
参考图8，参考图6描述的在时间点Tc处的第二读取命令RD2可以在时间点Tb处作为具有CDL＝1的OTF读取命令RD2而被应用。OTF读取命令RD2可以包括CDL[1:0]的位值“01”。指定要在其中执行读取操作的存储器的存储体地址和行地址可以与OTF读取命令RD2一起被接收。可以在时间点Tb与时间点Tc1之间的时钟周期2CK期间应用OTF读取命令RD2。可以与时钟WCK同步地从时间点Tc到时间点Te输出根据OTF读取命令RD2的与突发长度BL＝24相对应的读取数据DQ0至DQ23。此后，可以在时间点Te处应用第三读取命令RD3以在没有数据气泡的情况下切换读取数据DQ。
在图8中，在从应用OTF读取命令RD2之后的时间点Tc1到应用第三读取命令RD3之前的时间点Te的时间期间，可以确保可以应用单个OTF命令的时钟周期2CK。相应地，存储器控制器110可以在时间点Tc1处额外地发出OTF命令。说明性地，额外的OTF命令的OTF时延可以被设置为CDL＝5。在作为额外的OTF命令的时钟周期数2CK和输出根据第三读取命令RD3的与BL＝24相对应的读取数据DQ的时钟周期数3CK之和的5CK之后，CDL＝5可以被设置为执行额外的OTF命令。
存储器控制器110可以控制存储器设备120在根据时间点Ta的第一读取命令RD1的读取数据DQ之后，输出根据时间点Tb的具有CDL＝1的OTF读取命令RD2的读取数据DQ以及根据时间点Te的第三读取命令RD3的读取数据DQ。存储器控制器110可以为每两个突发读取时间800添加一个OTF命令。相应地，通过减少或防止命令/地址总线130中出现CA空闲状态，同时减少或防止DQ总线130中出现数据气泡，可以提高存储器设备120的命令效率。
图9和图10是示出根据本发明构思的一些示例实施例的OTF命令的视图。图9示出了OTF预充电命令图T900，并且图10示出了OTF写入命令图T1000。
参考图9，依据芯片选择信号CS和列地址CA[0]至CA[6]提供OTF预充电命令PRE的操作数。关于OTF预充电命令PRE，在时钟CK的上升沿R1处，依据芯片选择信号CS和列地址CA[0]至CA[6]提供操作数，并且在时钟CK的下降沿F1处，可以根据存储器单元阵列200的存储体配置(例如，存储体分组BG、16个存储体16B和8个存储体8B)输入额外的操作数。操作数(指示OTF预充电命令(PRE)的某些方面的变量、字段或值)可以包括由DRAM规范提供的BG0-BG1、BA0-BA3、AB和CDL[1:0]。
BG0至BG1可以指示存储体分组地址，BA0至BA3可以指示存储体地址，并且AB可以指示所有存储体。V表示高(H)或低(L)有效信号。CDL[1:0]可以指示OTF时延。CDL[1:0]位值最初可以被设置为默认“0”位值。CDL[1:0]的默认“00”位值是指没有设置OTF时延。为了设置OTF时延，默认“00”位值可以被改变为“01”、“10”或“11”位值。例如，CDL[1:0]的“01”位值可以被设置为CDL＝1。也就是说，可以设置在1CK之后执行OTF预充电命令PRE。CDL[1:0]的位值“10”可以被设置为例如CDL＝2，并且OTF预充电命令PRE在2CK之后被执行。CDL[1:0]的位值“11”可以被设置为例如CDL＝3，并且OTF预充电命令PRE在3CK之后被执行。
参考图10，示出了OTF写入命令图T1000。依据芯片选择信号CS和列地址CA[0]至CA[7]提供OTF写入命令WR的操作数。
关于OTF写入命令WR，在时钟CK的上升沿R1处，依据芯片选择信号CS和列地址CA[0]至CA[7]提供操作数，并且在CK时钟的下降沿F1处，可以根据存储器单元阵列200的存储体配置(例如，存储体分组BG、16个存储体16B和8个存储体8B)输入额外的操作数。操作数(指示OTF写入命令WR的某些方面的变量、字段或值)可以包括由DRAM规范提供的BG0至BG1、BA0至BA3、C0至C5、AP和CDL[1:0]。
BG0至BG1指示存储体分组地址，BA0至BA3指示存储体地址，C0至C5指示突发序列，并且AP指示自动预充电。CDL[1:0]可以指示OTF时延。CDL[1:0]位值最初可以被设置为默认“0”位值。为了设置OTF时延，默认“00”位值可以被改变为“01”、“10”或“11”位值。例如，CDL[1:0]的“01”位值可以被设置为CDL＝1。也就是说，可以设置在1CK之后执行OTF写入命令WR。CDL[1:0]的位值“10”可以被设置为例如CDL＝2，并且OTF写入命令WR在2CK之后被执行。CDL[1:0]的位值“11”可以被设置为例如CDL＝3，并且OTF写入命令WR在3CK之后被执行。
图11和图12是示出根据本发明构思的一些示例实施例的表示OTF命令的运行时间点的OTF时延的图。在下文中，附接于附图标记的后缀(例如，122a的a和122b的b)用于区分具有相同功能的多个电路。
参考图2和图11，与OTF命令相关联的OTF时延可以包括MRS122中包含的第一至第三MRS122a、122b和122c。第一至第三MRS122a、122b和122c可以由各自的MRS地址来标识。
第一MRS122a可以将OTF时延存储为允许基于根据OTF命令中包括的CDL[1:0]位值应用OTF命令的时间点而在+0(默认)、+1、+2或+3个时钟CK周期之后执行OTF命令的参数。第二MRS122b可以将OTF时延存储为允许基于根据OTF命令中包括的CDL[1:0]位值应用OTF命令的时间点而在+0(默认)、+2、+3或+5个时钟CK周期之后执行OTF命令的参数。第三MRS122c可以将OTF时延存储为允许基于根据OTF命令中包括的CDL[1:0]位值应用OTF命令的时间点而在+0(默认)、+2、+4或+8个时钟CK周期之后执行OTF命令的参数。在一些示例实施例中，MRS122被示为具有表示OTF时延和nCK时钟时延的三个MRS结构，但是不限于此，并且可以具有各种MRS结构。这里，作为一些示例，提供了用于执行OTF命令的时钟周期数CK，本公开的一个或多个实施例不限于此。
参考图2和图12，与OTF命令相关联的OTF时延可以包括MRS122中包含的第四MRS122d和第五MRS122e。第四MRS122d和第五MRS 122e可以由各自的MRS地址来标识。
第四MRS122d可以将OTF时延存储为允许基于根据OTF命令中包括的CDL[1:0]位值应用OTF命令的时间点而在+0(默认)、+x1、+y1或+z1时间(ns)之后执行OTF命令的参数。第五MRS122e可以将OTF时延存储为允许基于根据OTF命令中包括的CDL[1:0]位值应用OTF命令的时间点而在+0(默认)、+x2、+y2或+z2时间(ns)之后执行OTF命令的参数。在一些示例实施例中，MRS122被示为具有以绝对时间表达OTF时延的两个MRS结构，但是不限于此，并且可以具有各种MRS结构。
图13是根据本发明构思的一些示例实施例的包括支持OTF命令的存储器设备的系统1000的框图。
参考图13，系统1000可以包括相机1100、显示器1200、音频处理单元1300、调制解调器1400、DRAM 1500a和1500b、闪存1600a和1600b、I/O设备1700a和1700b和/或应用处理器(下文称为AP)1800。系统1000可以被实施为膝上型计算机、移动电话、智能电话、平板个人计算机、可穿戴设备、保健设备和/或物联网(IoT)设备。此外，系统1000可以被实施为服务器和/或个人计算机。
相机1100可以根据用户的控制拍摄静止图像和/或运动图片，并且可以存储捕获的图像/视频数据和/或将存储的捕获的图像/视频数据发送到显示器1200。音频处理器1300可以处理闪存设备1600a和/或1600b或网络的内容中包括的音频数据。调制解调器1400调制并发送信号以发送/接收有线/无线数据，并且可以对调制信号进行解调以在接收端处恢复原始信号。I/O设备1700a和/或1700b可以包括提供数字输入和/或输出功能的设备，诸如通用串行总线(Universal Serial Bus，USB)或存储装置、数码相机、安全数字(Secure Digital，SD)卡、数字多功能盘(Digital Versatile Disc，DVD)、网络适配器、触摸屏等。
AP 1800可以控制系统1000的总体操作。AP 1800可以包括控制块1810、加速器块或加速器芯片1820和/或接口块1830。AP 1800可以控制显示器1200，使得存储在闪存设备1600a和/或1600b中的一部分内容显示在显示器1200上。当通过I/O设备1700a和/或1700b接收到用户输入时，AP 1800可以执行与用户输入相对应的控制操作。AP 1800可以包括加速器块，加速器块是用于人工智能(artificial intelligence，AI)数据操作的专用电路，或者可以包括与AP 1800分离的加速器芯片1820。DRAM 1500b可以被额外地安装到加速器块或加速器芯片1820。加速器是专业地执行AP 1800的某些功能的功能块，并且可以包括GPU(其为专用于处理图形数据的功能块)、神经处理单元(Neural Processing Unit，NPU)(其为用于专业地执行AI计算和推理的块)和/或数据处理单元(Data Processing Unit，DPU)(其为专用于数据传递的块)。
系统1000可以包括多个DRAM 1500a和/或1500b。AP 1800可以通过满足联合电子设备工程委员会(JEDEC)标准的命令和MRS设置来控制DRAM 1500a和/或1500b，并且通过设置DRAM接口协议以使用公司特定功能(诸如低电压/高速/可靠性和循环冗余校验(CyclicRedundancy Check，CRC)/纠错码(Error Correction Code，ECC)功能)来进行通信。例如，AP 1800可以通过符合JEDEC标准(诸如LPDDR4和LPDDR5)的接口与DRAM 1500a进行通信，并且加速器块或加速器芯片1820可以通过设置新的DRAM接口协议以控制比DRAM 1500a具有更高带宽的加速器DRAM 1500b来进行通信。
尽管在图13中仅示出了DRAM 1500a和1500b，但是本发明构思不限于此，并且如果满足AP 1800和/或加速器芯片1820带宽、反应速度和/或电压条件，则可以使用任何存储器，诸如PRAM、SRAM、MRAM、RRAM、FRAM和/或混合RAM。与I/O设备1700a和1700b或者闪存1600a和1600b相比，DRAM 1500a和/或1500b具有相对较小的时延和带宽。DRAM 1500a和1500b可以在系统1000的通电时间点处被初始化，并且可以用作操作系统和与操作系统一起加载的应用数据的临时存储位置，或者可以用作各种软件代码的运行空间。
在DRAM 1500a和/或1500b中，可以执行加法/减法/乘法/除法运算、向量运算、地址运算和/或快速傅立叶变换(Fast Fourier Transform，FFT)运算。此外，用于推理的功能可以在DRAM 1500a和/或1500b中执行。这里，可以使用人工神经网络在深度学习算法中执行推理。深度学习算法可以包括通过各种数据来学习模型的训练操作以及利用学习的模型识别数据的推理操作。在一些示例实施例中，对用户通过相机1100所捕获的图像进行信号处理并将其存储在DRAM 1500b中，并且加速器块或加速器芯片1820可以使用存储在DRAM1500b中的数据和用于推理的功能来执行用于识别数据的AI数据操作。
系统1000可以包括比DRAM 1500a和/或1500b具有更大容量的多个存储装置和/或多个闪存1600a和/或1600b。加速器块或加速器芯片1820可以通过使用闪存1600a和/或1600b来执行训练操作和AI数据操作。在一些示例实施例中，闪存1600a和/或1600b包括存储器控制器1610和闪存设备1620，并且可以通过使用存储器控制器1610中包括的算术单元来更有效地执行由AP 1800和/或加速器芯片1820执行的训练操作和推理AI数据计算。闪存1600a和/或1600b可以存储通过相机1100拍摄的图片和/或通过数据网络传输的数据。例如，可以存储增强现实/虚拟现实、高清(High Definition，HD)和/或超高清(Ultra HighDefinition，UHD)的内容。
在系统1000中，DRAM 1500a和/或1500b可以接收参考图1至图12描述的运行时间点可变OTF命令，并且在OTF命令中表达的OTF时延之后执行根据OTF命令的操作。OTF命令包括指示OTF时延的命令时延CDL值，并且与CDL值相关的OTF时延参数代码可以被存储在MRS中。OTF时延可以被表达为从与OTF命令同步的时钟信号起的绝对时间，或者与OTF命令同步的时钟信号的时钟周期数n(n是包括零的整数)。
上面公开的一个或多个元件可以包括一个或多个处理电路或者被实施在一个或多个处理电路中，诸如：硬件，包括逻辑电路；硬件/软件组合，诸如运行软件的处理器；或者它们的组合。例如，更具体地，处理电路可以包括但不限于中央处理单元(CPU)、算术逻辑单元(arithmetic logic unit，ALU)、数字信号处理器、微型计算机、现场可编程门阵列(field programmable gate array，FPGA)、片上系统(SoC)、可编程逻辑单元、微型处理器、专用集成电路(application-specific integrated circuit，ASIC)等。
虽然已经参考本发明构思的一些示例性实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种被配置为接收空中(OTF)时延的存储器设备，所述存储器设备包括：
连接到多条信号线的多个信号引脚；以及
控制逻辑电路，被配置为
通过所述多条信号线当中的命令线，接收包括指示所述OTF时延的命令时延(CDL)值的OTF命令，以及
控制存储器设备的操作基于所述OTF时延和应用所述OTF命令的时间点被执行。
2.根据权利要求1所述的存储器设备，其中，所述OTF时延指示与所述OTF命令同步的时钟信号的时钟周期数n，其中n是整数，以及
其中，所述控制逻辑电路被配置为在从应用所述OTF命令的时间点起的时钟信号的时钟周期数n之后执行所述存储器设备的操作。
3.根据权利要求1所述的存储器设备，其中，所述OTF时延对应于来自与所述OTF命令同步的时钟信号的绝对时间。
4.根据权利要求1所述的存储器设备，其中，所述OTF命令包括针对所述CDL值的默认OTF时延。
5.根据权利要求1所述的存储器设备，还包括模式寄存器，所述模式寄存器被配置为存储与所述CDL值相关联的OTF时延参数代码。
6.根据权利要求1所述的存储器设备，还包括包含多个存储体的存储器单元阵列，
其中，所述控制逻辑电路被配置为根据与所述多个存储体相关联的一个或多个存储体地址或一个或多个存储体分组，通过所述命令线接收所述OTF命令的操作数。
7.根据权利要求6所述的存储器设备，其中，所述OTF命令包括用于访问多个存储体当中的第二存储体同时访问多个存储体当中的第一存储体的指令。
8.根据权利要求1所述的存储器设备，其中，所述OTF命令包括所述存储器设备的断电命令、激活命令、读取命令、写入命令、模式寄存器写入命令、模式寄存器读取命令、列地址选通(CAS)命令、刷新命令、训练命令或预充电命令。
9.一种存储器设备，包括：
连接到多条信号线的多个信号引脚；以及
控制逻辑电路，被配置为，
当所述多条信号线中的数据线切换与所述存储器设备的数据突发相对应的数据时，通过所述多条信号线当中的命令线接收包括指示所述OTF时延的命令时延(CDL)值的OTF命令，以及
控制存储器设备的操作基于所述OTF命令的OTF时延和应用所述OTF命令的时间点被执行。
10.根据权利要求9所述的存储器设备，其中，所述OTF时延指示与所述OTF命令同步的时钟信号的时钟周期数n，其中n是整数，以及
其中，所述控制逻辑电路被配置为在从应用所述OTF命令的时间点起的时钟信号的时钟周期数n之后执行所述存储器设备的操作。
11.根据权利要求9所述的存储器设备，其中，所述OTF时延对应于来自与所述OTF命令同步的时钟信号的绝对时间。
12.根据权利要求9所述的存储器设备，其中，所述OTF命令包括针对所述CDL值的默认OTF时延。
13.根据权利要求9所述的存储器设备，还包括模式寄存器，所述模式寄存器被配置为存储与所述CDL值相关联的OTF时延参数代码。
14.根据权利要求9所述的存储器设备，其中，所述存储器设备还包括包含多个存储体的存储器单元阵列，并且
其中，所述控制逻辑电路被配置为根据与所述多个存储体相关联的一个或多个存储体地址或一个或多个存储体分组，通过所述命令线接收所述OTF命令的操作数。
15.根据权利要求14所述的存储器设备，其中，所述OTF命令包括用于访问多个存储体当中的第二存储体同时访问多个存储体当中的第一存储体的指令。
16.根据权利要求9所述的存储器设备，其中，所述OTF命令是所述存储器设备的断电命令、激活命令、读取命令、写入命令、模式寄存器写入命令、模式寄存器读取命令、列地址选通(CAS)命令、刷新命令、训练命令或预充电命令中的任何一个。
17.一种被配置为接收空中(OTF)时延的存储器设备的操作方法，所述方法包括：
通过多条信号线当中的命令线接收包括指示所述OTF时延的命令时延(CDL)值的OTF命令；以及
基于所述OTF时延和应用所述OTF命令的时间点，执行存储器设备的操作。
18.根据权利要求17所述的方法，还包括通过所述多条信号线中的数据线在没有数据气泡的情况下切换与数据突发相对应的数据，
其中，在输出所述数据突发的时间期间接收所述OTF命令。
19.根据权利要求17所述的方法，还包括在模式寄存器中存储与所述CDL值相关的OTF时延参数代码。
20.根据权利要求19所述的方法，其中，所述OTF时延参数代码包括时钟周期数n和来自所述与所述OTF命令同步的时钟信号的绝对时间中的一个，其中n是整数。
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