TW202135064A - 字元線驅動器電路、記憶體元件和操作記憶體元件的方法 - Google Patents

字元線驅動器電路、記憶體元件和操作記憶體元件的方法 Download PDF

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Abstract

本發明提供一種記憶體元件及記憶體元件的操作方法，記憶體元件包含字元線驅動器電路，字元線驅動器電路可使用隨命令變化的較低高電壓來有利地減少電晶體上的閘極應力。記憶體元件包含多個記憶體區塊，回應於區塊選擇信號將高電壓或較低高電壓提供至可變高電壓線，且基於命令將較低高電壓的位準改變為低電壓位準、中電壓位準或高電壓位準。記憶體元件將較低高電壓施加至連接至字元線驅動信號的P型金屬氧化物半導體（PMOS）電晶體的閘極，字元線驅動信號驅動多個記憶體區塊當中的非所選記憶體區塊的字元線。

Description

字元線驅動器電路、記憶體元件和操作記憶體元件的方法
本發明概念是關於記憶體元件，且更特定而言，是關於字元線驅動器電路及記憶體元件的操作方法，所述字元線驅動器電路用於減小電晶體上的閘極應力，驅動記憶體元件的字元線。
隨著記憶體元件（諸如動態隨機存取記憶體（dynamic random access memory；DRAM）元件）的高容量的開發，整合至DRAM元件中的金屬氧化物半導體（metal oxide semiconductor；MOS）電晶體的大小及閘氧化物膜的厚度已減小。DRAM元件包含記憶胞，且每一記憶胞包含胞電晶體及胞電容器。DRAM元件藉由根據儲存在胞電容器中的電荷寫入及讀取資料而操作。胞電晶體通常為N型MOS（NMOS）電晶體，且胞電晶體的閘極連接至跨記憶胞陣列配置在列方向上的多個字元線中的一者。胞電晶體的末端連接至配置在記憶胞陣列的行方向上的位元線中的一者，且胞電晶體的另一末端連接至胞電容器。
DRAM元件可包含字元線驅動器電路，字元線驅動器電路使用大於電源電壓的高電壓驅動字元線以接通NMOS胞電晶體。在高電壓施加至包含在字元線驅動器電路中的電晶體的閘極時，諸如強電場的應力可施加至電晶體的閘極。電晶體的特性可由電晶體上的閘極應力改變，由此降低字元線驅動器電路的可靠性。
本發明概念提供一種記憶體元件及一種操作記憶體元件的方法，所述記憶體元件中具有字元線驅動器電路，字元線驅動器電路藉由使用隨命令變化的較低高電壓來減少電晶體上的閘極應力。
根據本發明概念的態樣，提供一種能夠根據命令在操作模式中操作的記憶體元件。記憶體元件包含包含多個記憶體區塊的記憶胞陣列，其中記憶體區塊中的每一者包含連接至字元線及位元線的多個記憶胞，所述字元線及位元線以列及行配置，且經組態以回應於區塊選擇信號在操作模式中操作。提供電壓產生器電路，其經組態以基於高電壓產生較低高電壓且將高電壓或較低高電壓提供至可變高電壓線。根據一些實施例，高電壓具有比記憶體元件的電源電壓更高的位準，且較低高電壓具有比高電壓更低的位準。提供字元線驅動器電路，其連接至可變高電壓線且經組態以：（i）將第一字元線驅動信號線驅動至接地電壓，（ii）將第二字元線驅動信號線驅動至高電壓，以及（iii）將第三字元線驅動信號線驅動至較低高電壓。第一字元線驅動信號線連接至所選擇的記憶體區塊的字元線當中的啟用字元線。第二字元線驅動信號線連接至字元線當中的停用字元線。並且，第三字元線驅動信號線連接至多個記憶體區塊當中的非所選記憶體區塊的字元線。
根據本發明概念的另一態樣，提供一種記憶體元件的操作方法，其用於根據命令將多個記憶體區塊的字元線驅動至不同位準。多個記憶體區塊中的每一者包含連接至以列及行配置的字元線及位元線的多個記憶胞。操作方法包含：（i）接收命令，（ii）基於命令產生較低高電壓（較低高電壓的位準低於記憶體元件的高電壓的位準），（iii）回應於多個記憶體區塊的區塊選擇信號將高電壓或較低高電壓提供至可變高電壓線（可變高電壓線驅動連接至多個記憶體區塊的字元線的字元線驅動信號線），（iv）經由可變高電壓線將第一字元線驅動信號線驅動至接地電壓且將第二字元線驅動信號線驅動至高電壓（回應於區塊選擇信號第一字元線驅動信號線連接至選自多個記憶體區塊的記憶體區塊的字元線當中的啟用字元線，且第二字元線驅動信號線連接至所述字元線當中的停用字元線），以及（v）經由可變高電壓線將第三字元線驅動信號線驅動至較低高電壓（第三字元線驅動信號線連接至多個記憶體區塊當中的非所選記憶體區塊的字元線）。
根據本發明概念的另一態樣，提供一種驅動多個記憶體區塊的字元線的字元線驅動器電路。字元線驅動器電路包含：（i）第一字元線驅動信號產生器電路，經組態以回應於模式控制信號基於第一列位址信號產生第一字元線驅動信號，（ii）第二字元線驅動信號產生器電路，經組態以基於模式控制信號及第二列位址信號產生第二字元線驅動信號，以及（iii）第三字元線驅動信號產生器電路，連接至可變高電壓線且經組態以基於第一字元線驅動信號及第二字元線驅動信號產生第三字元線驅動信號（所述可變高電壓線根據命令及驅動所述字元線的第三字元線驅動信號提供有不同電壓位準）。
在下文中，將參考隨附圖式詳細描述實施例。在圖式中，相似元件由相似附圖標號或字元表示。附圖標號或字元的尾綴（例如，BLK1中的1或730i中的「i」）用於將具有相同功能的電路彼此區分開。可使用術語「連接」及/或「耦接」以及其衍生詞來描述一些實施例。這些術語並不意欲為同義詞。舉例而言，使用術語「連接」及/或「耦接」的描述可表示至少兩個部件實體上或電學上彼此直接接觸。另外，術語「連接」及/或「耦接」可指示至少兩個部件彼此並不直接接觸但彼此配合或相互作用。
圖1為根據實施例的用於描述包含記憶體元件的系統的圖式。參考圖1，系統10可包含主機元件100及記憶體元件200。主機元件100可經由記憶體匯流排120以通信方式連接至記憶體元件200。
主機元件100可包含計算系統，諸如電腦、伺服器、工作站、攜帶型通信終端機、個人數位助理（personal digital assistant；PDA）、攜帶型多媒體播放器（portable multimedia player；PMP）智慧型手機，或可穿戴式元件。替代地，主機元件100可形成包含在計算系統中的部件中的一些，諸如圖形卡。作為執行系統10中的通用計算操作的功能區塊，主機元件100可對應於中央處理單元（central processing unit；CPU）、數位信號處理器（digital signal processor；DSP）、圖形處理單元（graphics processing unit；GPU），或應用程式處理器（application processor；AP）。
記憶體匯流排120可包含信號線及資料線，所述信號線傳輸命令CMD、位址ADDR以及控制信號CTRL，所述資料線傳輸輸入/輸出（I/O）資料DQ。儘管出於圖式簡潔起見繪示單個線用於在主機元件100與記憶體元件200之間傳送的相同種類的信號，但多個線可連接在主機元件100與記憶體元件200之間。
記憶體元件200可在主機元件100的控制下寫入或讀取I/O資料DQ。舉例而言，記憶體元件200可包含動態隨機存取記憶體（DRAM）元件。然而，實施例不限於此。記憶體元件200可包含揮發性記憶體元件，諸如同步DRAM（SDRAM）、雙資料速率（double data rate；DDR）SDRAM、低功率DDR（LPDDR）SDRAM、圖形DDR（GDDR）SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、DDR5 SDRAM、寬I/O DRAM、高頻寬記憶體（high bandwidth memory；HBM），或混合記憶體立方體（hybrid memory cube；HMC）。
記憶體元件200可包含記憶胞陣列2080及（圖7中的）電壓產生器電路系統2005，所述記憶胞陣列2080包含多個記憶體區塊，所述電壓產生器電路系統2005將可變高電壓VX提供至驅動字元線的字元線驅動器。在記憶體區塊中的每一者中，多個記憶胞連接至以列及行配置的字元線及位元線。電壓產生器電路系統2005可基於具有比電源電壓更高的位準的高電壓VPP產生較低高電壓VPPIB，所述較低高電壓VPPIB具有比高電壓VPP更低的位準，且可將高電壓VPP或較低高電壓VPPIB提供至可變高電壓VX的線。電壓產生器電路系統2005可基於自記憶體元件200接收到的命令CMD改變較低高電壓VPPIB的位準。較低高電壓VPPIB可改變為（圖11中的）低電壓位準LVL、中電壓位準MVL或高電壓位準HVL。
圖2為根據實施例的示出圖1中的記憶體元件200的組態的方塊圖。在本實施例中，將描述記憶體元件200包含DRAM的情況，使得記憶體元件200將被稱為DRAM 200。
參考圖2，DRAM 200可包含電壓產生器電路系統2005、控制邏輯2010、再新位址產生器2015、位址緩衝器2020、組控制邏輯2030、列位址多工器（row address multiplexer；RA MUX）2040、行位址（column address；CA）鎖存器2050、列解碼器2060、行解碼器2070、記憶胞陣列2080、感測放大器單元1085、I/O閘控電路系統2090，以及資料I/O緩衝器2095。
記憶胞陣列2080可包含第一組記憶陣列2080a、第二組記憶陣列2080b、第三組記憶陣列2080c以及第四組記憶陣列2080d。第一組陣列2080a、第二組陣列2080b、第三組陣列2080c以及第四組陣列2080d中的每一者可包含多個字元線、多個位元線，以及在字元線與位元線之間的交叉點處形成的多個記憶胞。
列解碼器2060可包含分別連接至第一組陣列2080a、第二組陣列2080b、第三組陣列2080c以及第四組陣列2080d的第一組列解碼器2060a、第二組列解碼器2060b、第三組列解碼器2060c以及第四組列解碼器2060d。行解碼器2070可包含分別連接至第一組陣列2080a、第二組陣列2080b、第三組陣列2080c以及第四組陣列2080d的第一組行解碼器2070a、第二組行解碼器2070b、第三組行解碼器2070c以及第四組行解碼器2070d。感測放大器單元1085可包含分別連接至第一組陣列2080a、第二組陣列2080b、第三組陣列2080c以及第四組陣列2080d的第一組感測放大器2085a、第二組感測放大器2085b、第三組感測放大器2085c以及第四組感測放大器2085d。
第一組陣列2080a、第二組陣列2080b、第三組陣列2080c以及第四組陣列2080d、第一組列解碼器2060a、第二組列解碼器2060b、第三組列解碼器2060c以及第四組列解碼器2060d、第一組行解碼器2070a、第二組行解碼器2070b、第三組行解碼器2070c以及第四組行解碼器2070d，以及第一組感測放大器2085a、第二組感測放大器2085b、第三組感測放大器2085c以及第四組感測放大器2085d可分別形成第一記憶體組至第四記憶體組。儘管在本實施例中記憶體元件200包含四個記憶體組，但記憶體元件200根據實施例可包含隨機數目個記憶體組。
控制邏輯2010可控制記憶體元件200的所有操作。控制邏輯2010可產生控制信號以使得記憶體元件200執行寫入操作或讀取操作。控制邏輯2010可包含命令解碼器2011及模式暫存器2013，所述命令解碼器2011解碼自主機元件100接收到的命令CMD，所述模式暫存器2013設定記憶體元件200的操作模式。命令解碼器2011可解碼寫入啟用信號/WE、列位址選通信號/RAS、行位址選通信號/CAS、晶片選擇信號/CS等且產生對應於命令CMD的控制信號。模式暫存器2013可提供記憶體元件200的多個操作選項且可程式化記憶體元件200的各種功能、屬性以及模式。
控制邏輯2010可包含控制碼產生器2012，所述控制碼產生器2012基於命令CMD產生控制碼CTRL＜0:N＞。控制碼CTRL＜0:N＞可提供至產生較低高電壓的電壓產生器電路系統2005。電壓產生器電路系統2005可基於控制碼CTRL＜0:N＞改變（圖7中的）較低高電壓VPPIB的位準。較低高電壓VPPIB可具有（圖11中的）低電壓位準LVL、（圖11中的）中電壓位準MVL或（圖11中的）高電壓位準HVL。
控制邏輯2010可控制再新位址產生器2015回應於再新命令執行自動再新操作或回應於自我再新登錄命令執行自我再新操作。再新位址產生器2015可產生對應於記憶胞列以經歷再新操作的再新位址REF_ADDR。再新位址產生器2015可以揮發性記憶體標準中定義的再新週期產生再新位址REF_ADDR。
位址緩衝器2020可自記憶體控制器接收位址ADDR，所述位址ADDR包含組位址BANK_ADDR、列位址ROW_ADDR以及行位址COL_ADDR。位址緩衝器2020可將組位址BANK_ADDR提供至組控制邏輯2030，可將列位址ROW_ADDR提供至列位址多工器2040，以及可將行位址COL_ADDR提供至行位址鎖存器2050。
組控制邏輯2030可回應於組位址BANK_ADDR而產生組控制信號。回應於組控制信號，可激活第一組列解碼器2060a、第二組列解碼器2060b、第三組列解碼器2060c以及第四組列解碼器2060d當中對應於組位址BANK_ADDR的組列解碼器，且可激活第一組行解碼器2070a、第二組行解碼器2070b、第三組行解碼器2070c以及第四組行解碼器2070d當中對應於組位址BANK_ADDR的組行解碼器。
列位址多工器2040可自位址緩衝器2020接收列位址ROW_ADDR且自再新位址產生器2015接收再新位址REF_ADDR。列位址多工器2040可選擇性地輸出列位址ROW_ADDR或再新位址REF_ADDR。自列位址多工器2040輸出的列位址可施加至第一組列解碼器2060a、第二組列解碼器2060b、第三組列解碼器2060c以及第四組列解碼器2060d。
在第一組列解碼器2060a、第二組列解碼器2060b、第三組列解碼器2060c以及第四組列解碼器2060d當中，藉由組控制邏輯2030激活的組列解碼器可解碼自列位址多工器2040輸出的列位址且激活對應於列位址的字元線。舉例而言，激活的組列解碼器可將字元線驅動電壓施加至對應於列位址的字元線。
行位址鎖存器2050可自位址緩衝器2020接收行位址COL_ADDR，且暫時儲存行位址COL_ADDR。行位址鎖存器2050可以突發模式逐步地增加行位址COL_ADDR。行位址鎖存器2050可將已暫時地儲存或逐步地增加的行位址COL_ADDR施加至第一組行解碼器2070a、第二組行解碼器2070b、第三組行解碼器2070c以及第四組行解碼器2070d。
在第一組行解碼器2070a、第二組行解碼器2070b、第三組行解碼器2070c以及第四組行解碼器2070d當中，藉由組控制邏輯2030激活的組行解碼器可經由I/O閘控電路系統2090激活感測放大器，所述感測放大器對應於組位址BANK_ADDR及行位址COL_ADDR。
I/O閘控電路系統2090可包含：閘控I/O資料DQ的電路；輸入資料罩幕邏輯；讀取資料鎖存器，其儲存自第一組陣列2080a、第二組陣列2080b、第三組陣列2080c以及第四組陣列2080d讀取的資料；以及寫入驅動器，其將資料寫入至第一組陣列2080a、第二組陣列2080b、第三組陣列2080c以及第四組陣列2080d。
自第一組陣列2080a、第二組陣列2080b、第三組陣列2080c以及第四組陣列2080d中的一者讀取的資料可由對應於第一組陣列2080a、第二組陣列2080b、第三組陣列2080c以及第四組陣列2080d中的一者的感測放大器感測且可儲存在讀取資料鎖存器中。待寫入至第一組陣列2080a、第二組陣列2080b、第三組陣列2080c以及第四組陣列2080d中的一者的記憶胞陣列的資料可自記憶體控制器提供至資料I/O緩衝器2095。提供至資料I/O緩衝器2095的資料可經由寫入驅動器寫入至第一組陣列2080a、第二組陣列2080b、第三組陣列2080c以及第四組陣列2080d中的一者。
在晶圓級測試期間，資料I/O緩衝器2095可自測試器接收測試型樣信號作為I/O資料DQ，且將測試型樣信號提供至I/O閘控電路2090。在晶圓級測試期間，I/O閘控電路2090可將測試圖案信號寫入至記憶胞陣列2080的目的網頁，可自目的網頁讀取測試型樣信號，且可將測試型樣信號作為測試結果信號提供至資料I/O緩衝器2095。資料I/O緩衝器2095可輸出測試結果信號作為I/O資料DQ。
圖3及圖4為用於描述圖2中的記憶體組的圖。分別包含在圖2中的第一記憶體組至第四記憶體組中的第一組陣列2080a、第二組陣列2080b、第三組陣列2080c以及第四組陣列2080d可具有相同組態，且因此下文中為便於說明統稱為記憶胞陣列2080。
參考圖3，記憶胞陣列2080可包含多個記憶體區塊，諸如第一記憶體區塊BLK1至第i記憶體區塊BLKi，其中「i」為大於一的整數。記憶胞陣列2080亦可包含分別連接至第一記憶體區塊BLK1至第i記憶體區塊BLKi的第一主字元線驅動器MWD1至第i主字元線驅動器MWDi以及分別連接至第一記憶體區塊BLK1至第i記憶體區塊BLKi的第一子字元線驅動器SWD1至第i子字元線驅動器SWDi。分別連接至第一主字元線驅動器MWD1至第i主字元線驅動器MWDi的第一子字元線驅動器SWD1至第i子字元線驅動器SWDi中的每一者可包含（圖6中的）多個子字元線驅動器。第一主字元線驅動器MWD1至第i主字元線驅動器MWDi可連接至列解碼器2060。第一主字元線驅動器MWD1至第i主字元線驅動器MWDi可具有相同組態，且第一子字元線驅動器SWD1至第i子字元線驅動器SWDi可具有相同組態。
圖4繪示第一記憶體區塊BLK1的配置作為圖3中的第一記憶體區塊BLK1至第i記憶體區塊BLKi的表示。第一記憶體區塊BLK1的配置亦可應用於其他記憶體區塊，亦即，第二記憶體區塊BLK2至第i記憶體區塊BLKi。
參考圖4，子字元線驅動信號PXID＜0:7＞可在第一記憶體區塊BLK1的列方向上配置在第一記憶體區塊BLK1的上方及下方，且主字元線驅動信號MWL＜0:n＞可在第一記憶體區塊BLK1的行方向上跨越第一記憶體區塊BLK1配置。在子字元線驅動信號PXID＜0:7＞當中，偶數編號的子字元線驅動信號PXID[0]、PXID[2]、PXID[4]以及PXID[6]可在列方向上配置在第一記憶體區塊BLK1上方，且奇數編號的子字元線驅動信號PXID[1]、PXID[3]、PXID[5]以及PXID[7]可在列方向上配置在第一記憶體區塊BLK1下方。根據實施例，偶數編號的子字元線驅動信號PXID[0]、PXID[2]、PXID[4]以及PXID[6]可在列方向上配置在第一記憶體區塊BLK1下方，且奇數編號的子字元線驅動信號PXID[1]、PXID[3]、PXID[5]以及PXID[7]可在列方向上配置在第一記憶體區塊BLK1上方。
子字元線驅動信號PXID＜0:7＞可自第一子字元線驅動器SWD1提供，主字元線驅動信號MWL＜0:n＞可自第一主字元線驅動器MWD1提供。舉例而言，第一子字元線驅動器SWD1可位於第一記憶體區塊BLK1上方及下方，且第一主字元線驅動器MWD1可鄰近第一子字元線驅動器SWD1而定位在第一記憶體區塊BLK1下方。根據實施例，第一主字元線驅動器MWD1可鄰近第一子字元線驅動器SWD1而定位在第一記憶體區塊BLK1上方。
圖5為圖4中的第一主字元線驅動器MWD1的電路圖。圖5的第一主字元線驅動器MWD1的電路圖亦可應用於圖3中的其他主字元線驅動器，亦即，第二主字元線驅動器MWD2至第i主字元線驅動器MWDi。參考圖5，第一主字元線驅動器MWD1可包含子字元線信號產生器電路510、子字元線驅動信號產生器電路520以及主字元線驅動信號產生器電路530。
子字元線信號產生器電路510可運用高電壓VPP及接地電壓VSS驅動且可包含反及（NAND）閘511及反相器512。反及閘511可接收主動信號ACTIVE及第一經解碼列位址信號DRA＜0:2＞並將輸出提供至反相器512。根據反相器512的輸出，可激活對應於第一經解碼列位址信號DRA＜0:2＞的子字元線信號PXI＜0:7＞。
主動信號ACTIVE為控制信號且可基於主動命令自控制邏輯2010提供，其指示選自第一記憶體區塊BLK1至第i記憶體區塊BLKi的記憶體區塊處於主動模式。主動信號ACTIVE在所選擇的記憶體區塊處於主動模式時可在邏輯高位準處提供，且在所選擇的記憶體區塊處於待用模式時可在邏輯低位準處提供。藉由解碼記憶體元件200的列位址ROW_ADDR中的較低三個位元獲得第一經解碼列位址信號DRA＜0:2＞。對於第一經解碼列位址信號DRA＜0:2＞，可能存在八種情況，亦即，000、001、010、011、100、101、110以及111，且相應地，激活的子字元線信號PXI＜0:7＞亦可為八。換言之，根據第一經解碼列位址信號DRA＜0:2＞，可激活子字元線信號PXI[0]、子字元線信號PXI[1]、子字元線信號PXI[2]、子字元線信號PXI[3]、子字元線信號PXI[4]、子字元線信號PXI[5]、子字元線信號PXI[6]以及子字元線信號PXI[7]中的一者。根據實施例，子字元線信號產生器電路510可使用藉由解碼記憶體元件200的列位址ROW_ADDR中的較低兩個位元而獲得的信號來激活對應於具有四種情況（00、01、10以及11）中的一種的第一經解碼列位址信號的子字元線信號PXI＜0:3＞。
子字元線驅動信號產生器電路520可運用高電壓VPP及接地電壓VSS驅動且可包含第一反相器522及第二反相器524。子字元線驅動信號產生器電路520可接收子字元線信號PXI＜0:7＞，產生第一反相器522的輸出作為反相子字元線驅動信號PXIB＜0:7＞，且輸出第二反相器524的輸出作為子字元線驅動信號PXID＜0:7＞。子字元線驅動信號產生器電路520可位於記憶體區塊之間的結合區域（圖4中的400）中。
主字元線驅動信號產生器電路530可接收主動信號ACTIVE及第二經解碼列位址信號DRA＜3:m＞，其中「m」為至少4的整數。在主動模式中，主字元線驅動信號產生器電路530可回應於第二經解碼列位址信號DRA＜3:m＞將主字元線驅動信號激活至對應於接地電壓VSS的位準的邏輯低位準，所述主字元線驅動信號對應於主字元線驅動信號MWL＜0:n＞當中的第二經解碼列位址信號DRA＜3:m＞。
主字元線驅動信號產生器電路530可包含：並聯連接在高電壓VPP的線與第一節點NA的線之間的第一P型金屬氧化物半導體（P-type metal oxide semiconductor；PMOS）電晶體531及第二P型金屬氧化物半導體電晶體532；串聯連接在第一節點NA的線與接地電壓VSS的線之間的第一N型MOS（NMOS）電晶體533及第二N型MOS電晶體534；具有連接至第一節點NA的線的輸入端及連接至第二節點NB的線的輸出端的第一反相器535；以及具有連接至第二節點NB的線的輸入端及連接至主字元線驅動信號MWL＜0:n＞的線的輸出端的第二反相器536。第一反相器535可運用高電壓VPP及接地電壓VSS驅動，且第二反相器536可運用可變高電壓VX及接地電壓VSS驅動。
第一PMOS電晶體531及第二NMOS電晶體534可回應於主動信號ACTIVE而操作，且第一NMOS電晶體533可回應於第二經解碼列位址信號DRA＜3:m＞而操作。第二PMOS電晶體532可回應於第二節點NB的線的信號而操作。
在第一記憶體區塊BLK1至第i記憶體區塊BLKi當中處於主動模式的記憶體區塊的情況下，根據處於邏輯高位準的主動信號ACTIVE及第二經解碼列位址信號DRA＜3:m＞，第一節點NA的線處於接地電壓VSS的位準且第二節點NB的線處於高電壓VPP的位準。因此，對應於第二經解碼列位址信號DRA＜3:m＞的主字元線驅動信號可處於接地電壓VSS的位準。
在第一記憶體區塊BLK1至第i記憶體區塊BLKi當中處於待用模式的記憶體區塊的情況下，根據處於邏輯低位準的主動信號ACTIVE，第一節點NA的線處於高電壓VPP的位準且第二節點NB的線處於接地電壓VSS的位準，且相應地，主字元線驅動信號MWL＜0:n＞可處於可變高電壓VX的位準。
圖6為圖4中的第一子字元線驅動器SWD1的電路圖。圖6的第一子字元線驅動器SWD1的電路圖亦可應用於圖3中的其他子字元線驅動器，亦即，第二子字元線驅動器SWD2至第i子字元線驅動器SWDi。
參考圖5及圖6，第一子字元線驅動器SWD1可包含反相器601及NMOS電晶體604，所述反相器601具有連接至主字元線驅動信號MWL的輸入端及連接至子字元線SWL的輸出端，所述主字元線驅動信號MWL對應於自主字元線驅動信號產生器電路530提供的主字元線驅動信號MWL＜0:n＞當中的第二經解碼列位址信號DRA＜3:m＞，所述NMOS電晶體604對反相子字元線驅動信號PXIB＜0:7＞作出回應。
反相器601可包含PMOS電晶體602及NMOS電晶體603，且主字元線驅動信號MWL＜0:n＞中的每一者可連接至PMOS電晶體602及NMOS電晶體603的各別閘極。子字元線驅動信號PXID＜0:7＞可連接至PMOS電晶體602的源極，子字元線SWL可連接至PMOS電晶體602的汲極，負電壓VBB可連接至NMOS電晶體603的源極，且子字元線SWL可連接至NMOS電晶體603的汲極。負電壓VBB可連接至NMOS電晶體604的源極，反相子字元線驅動信號PXIB＜0:7＞可連接至NMOS電晶體604的閘極，且子字元線SWL可連接至NMOS電晶體604的汲極。
圖7至圖9為根據本發明的實施例的用於描述電壓產生器電路系統的圖。參考圖7，電壓產生器電路系統2005可產生可變高電壓VX且將其提供至分別連接至第一記憶體區塊BLK1至第i記憶體區塊BLKi的第一主字元線驅動器MWD1至第i主字元線驅動器MWDi。電壓產生器電路系統2005可將具有高電壓VPP的位準的可變高電壓VX提供至處於主動模式的記憶體區塊的主字元線驅動器，且將具有較低高電壓VPPIB的位準的可變高電壓VX提供至處於待用模式的記憶體區塊的主字元線驅動器。為了簡化圖式，主動模式下的記憶體區塊由術語「所選擇的」表示，且待用模式下的記憶體區塊由術語「非所選」表示。舉例而言，第一記憶體區塊BLK1描述為所選擇的記憶體區塊，且其他記憶體區塊（包含第二記憶體區塊BLK2至第i記憶體區塊BLKi）描述為非所選記憶體區塊。
參考圖7，電壓產生器電路系統2005可包含較低高電壓產生器710及多個開關電路7301至730i，所述較低高電壓產生器710自高電壓VPP產生位準比高電壓VPP低的較低高電壓VPPIB。開關電路7301至開關電路730i可分別連接至第一主字元線驅動器MWD1至第i主字元線驅動器MWDi且可將可變高電壓VX分別提供至第一主字元線驅動器MWD1至第i主字元線驅動器MWDi，所述可變高電壓VX具有高電壓VPP的位準或較低高電壓VPPIB的位準。開關電路7301至開關電路730i具有相同組態且因此下方為便於描述被稱作開關電路730。
參考圖8，較低高電壓產生器710可包含比較器801、PMOS電晶體802、第一電阻器803以及第二電阻器804。比較器801可具有連接至參考電壓VREF的線的反相輸入端子（-）及連接至第一電阻器803與第二電阻器804之間的第三連接節點NC的線的非反相輸入端子（+）。比較器801可將參考電壓VREF的位準與第三連接節點NC的電壓位準進行比較。比較器801的輸出信號線可連接至PMOS電晶體802的閘極，PMOS電晶體802的源極可連接至高電壓VPP的線，且PMOS電晶體802的汲極可連接至較低高電壓VPPIB的線。
第一電阻器803及第二電阻器804可根據自圖2中的控制邏輯2010的控制碼產生器2015提供的控制碼CTRL＜0:N＞改變電阻值。換言之，第一電阻器803與第二電阻器804之間的電阻比可根據控制碼CTRL＜0:N＞受控制。
較低高電壓產生器710可回應於控制碼CTRL＜0:N＞產生具有不同電壓位準的較低高電壓VPPIB，所述控制碼CTRL＜0:N＞根據命令CMD不同地產生。較低高電壓產生器710可回應於對應於（圖11中的）預充電命令PRE的控制碼CTRL＜0:N＞產生具有高電壓位準HVL的較低高電壓VPPIB。較低高電壓產生器710可回應於對應於（圖11中的）自我再新登錄命令SRE的控制碼CTRL＜0:N＞產生具有低電壓位準LVL的較低高電壓VPPIB。較低高電壓產生器710可回應於對應於（圖11中的）自我再新退出命令SRX的控制碼CTRL＜0:N＞產生具有中電壓位準MVL的較低高電壓VPPIB。較低高電壓產生器710可回應於對應於（圖11中的）主動命令ACT的控制碼CTRL＜0:N＞產生具有高電壓位準HVL的較低高電壓VPPIB。
參考圖9，開關電路730可基於區塊選擇信號PBLS提供高電壓VPP或較低高電壓VPPIB作為可變高電壓VX。控制邏輯2010可施加區塊選擇信號PBLS，使得區塊選擇信號PBLS在邏輯低位準下施加至所選擇的記憶體區塊且在邏輯高位準下施加至非所選記憶體區塊。
開關電路730可包含連接在高電壓VPP的線與可變高電壓VX的線之間的第一PMOS電晶體901、連接在較低高電壓VPPIB的線與可變高電壓VX的線之間的第二PMOS電晶體902，以及接收區塊選擇信號PBLS的反相器903。區塊選擇信號PBLS可施加至第一PMOS電晶體901的閘極，且反相器903的輸出可施加至第二PMOS電晶體902的閘極。
在連接至所選擇的記憶體區塊（例如，圖7中的第一記憶體區塊BLK1）的開關電路730中，第一PMOS電晶體901可回應於處於邏輯低位準的區塊選擇信號PBLS而接通，且高電壓VPP可提供為可變高電壓VX。換言之，可變高電壓VX具有高電壓VPP的位準。此時，對應於第二解碼列位址信號DRA＜3:m＞的主字元線驅動信號MWL在主字元線驅動器MWD中可處於邏輯低位準，且子字元線驅動器SWD可根據經由PMOS電晶體602傳輸的子字元線驅動信號PXID＜0:7＞激活子字元線SWL。
在連接至非所選記憶體區塊（諸如圖7中的第二記憶體區塊BLK2至第i記憶體區塊BLKi）的開關電路730中，第二PMOS電晶體902可回應於處於邏輯高位準的區塊選擇信號PBLS接通，且較低高電壓VPPIB可提供為可變高電壓VX。換言之，可變高電壓VX具有較低高電壓VPPIB的位準。此時，主字元線驅動信號MWL回應於在主字元線驅動器MWD中處於邏輯低位準的主動信號ACTIVE可處於對應於可變高電壓VX的位準的邏輯高位準，且子字元線驅動器SWD可經由NMOS電晶體603將子字元線SWL去激活至接地電壓VSS的位準。
此時，處於可變高電壓VX的位準的主字元線驅動信號MWL施加至子字元線驅動器SWD的PMOS電晶體602的閘極，且PMOS電晶體602斷開。可變高電壓VX的位準為低於高電壓VPP的較低高電壓VPPIB的位準。在較低高電壓VPPIB施加至PMOS電晶體602的閘極時，空乏區形成於PMOS電晶體602的通道周圍。在將高電壓VPP而非較低高電壓VPPIB施加至PMOS電晶體602的閘極時，PMOS電晶體602的通道周圍的空乏區逐步地消失，且諸如強電場的應力可施加至PMOS電晶體602的閘極。類似地，諸如強電場的應力亦可施加至子字元線驅動器SWD的NMOS電晶體603的閘極。相應地，PMOS電晶體602及NMOS電晶體603的特性可改變，且子字元線驅動器SWD的可靠性可降低。然而，在本實施例中，位準比高電壓VPP低的較低高電壓VPPIB施加至PMOS電晶體602及NMOS電晶體603的閘極，由此減少PMOS電晶體602及NMOS電晶體603的閘極上的應力且提高子字元線驅動器SWD的可靠性。
圖10及圖11為根據實施例的用於描述電壓產生器電路系統的操作的時序圖。應注意，隨附時序圖未必按特定比例示出。圖10繪示主字元線驅動信號MWL的電壓位準，其藉由連接至所選擇的記憶體區塊（亦即，圖7中描述的第一記憶體區塊BLK1）的第一主字元線驅動器MWD1啟用或停用；及主字元線驅動信號MWL的電壓位準，其自分別連接至其他非所選記憶體區塊（亦即，第二記憶體區塊BLK2至第i記憶體區塊BLKi）的第二主字元線驅動器MWD2至第i主字元線驅動器MWDi中的每一者輸出。主字元線驅動信號MWL施加至子字元線驅動器SWD的PMOS電晶體602的閘極。
參考圖2及圖5至圖10，記憶體元件200可在時間點T1處接收主動命令ACT。記憶體元件200亦可接收位址ADDR以及主動命令ACT。位址ADDR可包含定址第一記憶體區塊BLK1的第一區塊選擇信號PBLS1。假定記憶體元件200在時間點T1之前處於待用模式。在待用模式中，第一記憶體區塊BLK1至第i記憶體區塊BLKi中的每一者的主字元線驅動信號MWL可處於較低高電壓VPPIB的位準。
在時間點T1處，選擇第一記憶體區塊BLK1的第一區塊選擇信號PBLS1可基於位址ADDR激活至邏輯低位準且亦提供至電壓產生器電路系統2005。控制邏輯2010可將回應於主動命令ACT產生的主動信號ACTIVE及控制碼CTRL＜0:N＞提供至電壓產生器電路系統2005。連接至所選擇的記憶體區塊（諸如，第一記憶體區塊BLK1）的開關電路730可回應於第一區塊選擇信號PBLS1提供高電壓VPP作為可變高電壓VX。在所選擇的記憶體區塊（諸如，第一記憶體區塊BLK1）中啟用或停用的主字元線驅動信號MWL可自較低高電壓VPPIB的位準升高至高電壓VPP的位準。
在時間點T2處，主字元線驅動信號MWL可回應於處於邏輯高位準的主動信號ACTIVE及第二經解碼列位址信號DRA＜3:m＞在所選擇的記憶體區塊（諸如，第一記憶體區塊BLK1）中激活或啟用。第二經解碼列位址信號DRA＜3:m＞可延遲。啟用的主字元線驅動信號MWL可自高電壓VPP的位準降低至接地電壓VSS的位準，且停用的主字元線驅動信號MWL可維持高電壓VPP的位準。非所選記憶體區塊（諸如第二記憶體區塊BLK2至第i記憶體區塊BLKi）中的每一者的主字元線驅動信號MWL可維持較低高電壓VPPIB的位準。
在時間點T3處，記憶體元件200可接收預充電命令PRE。預充電命令PRE可指示記憶體元件200在待用模式中操作。回應於預充電命令PRE，主動信號ACTIVE可以邏輯低位準提供。在待用模式中，分別選擇第一記憶體區塊BLK1至第i記憶體區塊BLKi的區塊選擇信號PBLS去激活，且相應地，第一區塊選擇信號PBLS1去激活為邏輯高位準。
在所選擇的記憶體區塊（亦即，第一記憶體區塊BLK1）中，啟用的主字元線驅動信號MWL在於時間點T4處自接地電壓VSS的位準改變為較低高電壓VPPIB的位準之前升高至高電壓VPP的位準。此可能是由於在開關電路730回應於處於邏輯高位準的第一區塊選擇信號PBLS1將可變高電壓VX自高電壓VPP的位準改變為較低高電壓VPPIB的位準之前，第一主字元線驅動器MWD1的第二反相器536已回應於處於邏輯低位準的主動信號ACTIVE驅動至具有高電壓VPP的位準的可變高電壓VX。換言之，可能是由於基於位址ADDR產生的區塊選擇信號PBLS具有比回應於預充電命令PRE在邏輯低位準下產生的主動信號ACTIVE更長的潛時。在所選擇的記憶體區塊（亦即，第一記憶體區塊BLK1）中，停用的主字元線驅動信號MWL可自高電壓VPP的位準降低至較低高電壓VPPIB的位準。
在時間點T4處，開關電路730可針對分別連接至所有記憶體區塊（亦即，第一記憶體區塊BLK1至第i記憶體區塊BLKi）的第一主字元線驅動器MWD1至第i主字元線驅動器MWDi提供處於較低高電壓VPPIB的位準的可變高電壓VX。相應地，在所選擇的記憶體區塊（亦即，第一記憶體區塊BLK1）中啟用或停用的主字元線驅動信號MWL可自高電壓VPP的位準降低至較低高電壓VPPIB的位準。非所選記憶體區塊（亦即，第二記憶體區塊BLK2至第i記憶體區塊BLKi）中的每一者的主字元線驅動信號MWL可維持較低高電壓VPPIB的位準。
圖11繪示電壓產生器電路系統2005的操作，其中以可變高電壓VX提供的較低高電壓VPPIB的位準根據施加至圖2的記憶體元件200的命令CMD而改變。為了圖式簡潔及描述便利，圖11概念上示出選擇第三記憶體區塊BLK3的第三區塊選擇信號PBLS3及在第三記憶體區塊BLK3中啟用（用虛線標記）及停用（用實線標記）的第三主字元線驅動信號MWL3。此外，圖11概念上示出選擇第二記憶體區塊BLK2的第二區塊選擇信號PBLS2、在第二記憶體區塊BLK2中啟用（用虛線標記）及停用（用實線標記）的第二主字元線驅動信號MWL2、選擇第一記憶體區塊BLK1的第一區塊選擇信號PBLS1，以及在第一記憶體區塊BLK1中啟用（用虛線標記）及停用（用實線標記）的第一主字元線驅動信號MWL1。
參考圖11，較低高電壓VPPIB可具有低電壓位準LVL、中電壓位準MVL以及高電壓位準HVL。低電壓位準LVL是較低高電壓VPPIB的最低位準，高電壓位準HVL是較低高電壓VPPIB的最高位準，且中電壓位準MVL處於低電壓位準LVL與高電壓位準HVL之間。較低高電壓VPPIB的高電壓位準HVL可設定成稍低於高電壓VPP的位準。
舉例而言，當高電壓VPP的位準設定成約3.0伏時，較低高電壓VPPIB的低電壓位準LVL可設計成約2.5伏，較低高電壓VPPIB的中電壓位準MVL可設計成約2.6伏，且較低高電壓VPPIB的高電壓位準HVL可設計成約2.8伏。儘管在本實施例中較低高電壓VPPIB具有三個電壓位準（亦即，LVL、MVL以及HVL），但此僅為實例，且其他實施例不限於此。根據實施例，較低高電壓VPPIB的位準可不同地組態。
參考圖11，電壓產生器電路系統2005可回應於預充電命令PRE在時間點Ta及時間點Te處產生處於高電壓位準HVL的較低高電壓VPPIB。電壓產生器電路系統2005可在時間點Tb處回應於自我再新登錄命令SRE產生處於低電壓位準LVL的較低高電壓VPPIB，在時間點Tc處回應於自我再新退出命令SRX產生處於中電壓位準MVL的較低高電壓VPPIB，且在時間點Td處回應於主動命令ACT產生處於高電壓位準HVL的較低高電壓VPPIB。
參考圖2、圖5至圖9以及圖11，記憶體元件200可在時間點Ta處接收預充電命令PRE。記憶體元件200可回應於預充電命令PRE在待用模式中操作。在待用模式中，可針對第一記憶體區塊BLK1的第一主字元線驅動信號MWL1、第二記憶體區塊BLK2的第二主字元線驅動信號MWL2以及第三記憶體區塊BLK3的第三主字元線驅動信號MWL3提供處於高電壓位準HVL的較低高電壓VPPIB。
在時間點Tb處，記憶體元件200可接收自我再新登錄命令SRE。記憶體元件200可回應於自我再新登錄命令SRE在再新模式中操作。在再新模式中，較低高電壓VPPIB可在低電壓位準LVL下產生；且第一記憶體區塊BLK1的第一主字元線驅動信號MWL1、第二記憶體區塊BLK2的第二主字元線驅動信號MWL2以及第三記憶體區塊BLK3的第三主字元線驅動信號MWL3可具有較低高電壓VPPIB的低電壓位準LVL。
第三區塊選擇信號PBLS3可在時間點Tb1至時間點Tb2之間的時段中激活為邏輯低位準。在時間點Tb1處，在第三記憶體區塊BLK3中啟用的第三主字元線驅動信號MWL3（用虛線標記）可自較低高電壓VPPIB的低電壓位準LVL升高至高電壓VPP的位準，且接著歸因於第二經解碼列位址信號DRA＜3:m＞的延遲降低至接地電壓VSS的位準。此時，第三記憶體區塊BLK3的第三主字元線驅動信號MWL3以及子字元線驅動信號PXID＜0:7＞可提供至子字元線驅動器SWD以執行再新操作。在第三記憶體區塊BLK3中停用的第三主字元線驅動信號MWL3（用實線標記）可自較低高電壓VPPIB的低電壓位準LVL升高至高電壓VPP的位準。
當第三區塊選擇信號PBLS3在時間點Tb2處去激活為邏輯高位準時，在第三記憶體區塊BLK3中啟用的第三主字元線驅動信號MWL3（用虛線標記）可自接地電壓VSS的位準升高至高電壓VPP的位準，且接著歸因於第二經解碼列位址信號DRA＜3:m＞的延遲降低至較低高電壓VPPIB的低電壓位準LVL。在第三記憶體區塊BLK3中停用的第三主字元線驅動信號MWL3（用實線標記）可自高電壓VPP的位準降低至較低高電壓VPPIB的低電壓位準LVL。
第二區塊選擇信號PBLS2可在時間點Tb3至時間點Tb4之間的時段中激活為邏輯低位準。在時間點Tb3處，在第二記憶體區塊BLK2中啟用的第二主字元線驅動信號MWL2（用虛線標記）可自較低高電壓VPPIB的低電壓位準LVL升高至高電壓VPP的位準，且接著歸因於第二經解碼列位址信號DRA＜3:m＞的延遲降低至接地電壓VSS的位準。此時，第二記憶體區塊BLK2的第二主字元線驅動信號MWL2以及子字元線驅動信號PXID＜0:7＞可提供至子字元線驅動器SWD以執行再新操作。在第二記憶體區塊BLK2中停用的第二主字元線驅動信號MWL2（用實線標記）可自較低高電壓VPPIB的低電壓位準LVL升高至高電壓VPP的位準。
當第二區塊選擇信號PBLS2在時間點Tb4處去激活為邏輯高位準時，在第二記憶體區塊BLK2中啟用的第二主字元線驅動信號MWL2（用虛線標記）可自接地電壓VSS的位準升高至高電壓VPP的位準，且接著歸因於第二經解碼列位址信號DRA＜3:m＞的延遲降低至較低高電壓VPPIB的低電壓位準LVL。在第二記憶體區塊BLK2中停用的第二主字元線驅動信號MWL2（用實線標記）可自高電壓VPP的位準降低至較低高電壓VPPIB的低電壓位準LVL。
在時間點Tc之前，記憶體元件200可接收自我再新退出命令SRX。在時間點Tc處，自我再新退出命令SRX結束，且記憶體元件200可以再新模式結束。當再新模式結束時，較低高電壓VPPIB可在中電壓位準MVL下產生。相應地，第一記憶體區塊BLK1的第一主字元線驅動信號MWL1、第二記憶體區塊BLK2的第二主字元線驅動信號MWL2以及第三記憶體區塊BLK3的第三主字元線驅動信號MWL3可自較低高電壓VPPIB的低電壓位準LVL升高至中電壓位準MVL。
在時間點Td處，記憶體元件200可接收主動命令ACT。回應於主動命令ACT，記憶體元件200可在主動模式中操作。在主動模式中，較低高電壓VPPIB可在高電壓位準HVL下產生。相應地，第一記憶體區塊BLK1的第一主字元線驅動信號MWL1、第二記憶體區塊BLK2的第二主字元線驅動信號MWL2以及第三記憶體區塊BLK3的第三主字元線驅動信號MWL3可自較低高電壓VPPIB的中電壓位準MVL升高至高電壓位準HVL。
此時，在包含主動模式下的寫入操作及/或讀取操作的正常操作期間，為將主字元線驅動信號MWL快速恢復至高電壓VPP的位準，較低高電壓VPPIB的高電壓位準HVL可設定成稍低於高電壓VPP的位準。
第一區塊選擇信號PBLS1可在時間點Td1處激活至邏輯低位準。在第一記憶體區塊BLK1中啟用的第一主字元線驅動信號MWL1（用虛線標記）可自較低高電壓VPPIB的高電壓位準HVL升高至高電壓VPP的位準，且接著歸因於第二經解碼列位址信號DRA＜3:m＞的延遲降低至接地電壓VSS的位準。此時，第一記憶體區塊BLK1的第一主字元線驅動信號MWL1以及子字元線驅動信號PXID＜0:7＞可提供至子字元線驅動器SWD以執行包含寫入操作及/或讀取操作的正常操作。在第一記憶體區塊BLK1中停用的第一主字元線驅動信號MWL1（用實線標記）可自較低高電壓VPPIB的高電壓位準HVL升高至高電壓VPP的位準。
在時間點Te處，記憶體元件200可接收預充電命令PRE。回應於預充電命令PRE，記憶體元件200可在待用模式中操作。在待用模式中，較低高電壓VPPIB可在高電壓位準HVL下產生。
在待用模式下的時間點Te1處，在第一記憶體區塊BLK1中啟用的第一主字元線驅動信號MWL1（用虛線標記）可自接地電壓VSS的位準升高至高電壓VPP的位準，且接著歸因於第二經解碼列位址信號DRA＜3:m＞的延遲降低至較低高電壓VPPIB的高電壓位準。在第一記憶體區塊BLK1中停用的第一主字元線驅動信號MWL1（用實線標記）可自高電壓VPP的位準降低至較低高電壓VPPIB的高電壓位準HVL。在時間點Te1之後，第一區塊選擇信號PBLS1可去激活為邏輯高位準。
圖12至圖15為根據實施例的用於描述電壓產生器電路系統的開關電路的圖。將聚焦於與圖9中的開關電路730的差異來描述圖12至圖15中的開關電路730。
參考圖12，開關電路730可包含並聯連接在高電壓VPP的線與可變高電壓VX的線之間的第一PMOS電晶體901及第三PMOS電晶體910。區塊選擇信號PBLS可連接至第一PMOS電晶體901的閘極，且可變高電壓VX的線可連接至第三PMOS電晶體910的閘極及汲極。
在連接至所選擇的記憶體區塊（例如，圖7中的第一記憶體區塊BLK1）的開關電路730中，第一PMOS電晶體901可回應於處於邏輯低位準的區塊選擇信號PBLS而接通，且高電壓VPP可提供為可變高電壓VX。可變高電壓VX具有高電壓VPP的位準。
在連接至非所選記憶體區塊（例如，圖7中的第二記憶體區塊BLK2至第i記憶體區塊BLKi）的開關電路730中，第一PMOS電晶體901可回應於處於邏輯高位準的區塊選擇信號PBLS斷開，且可變高電壓VX可經由為二極體類型的第三PMOS電晶體910以比高電壓VPP低第三PMOS電晶體910的臨限電壓（Vth）的位準而提供。可變高電壓VX具有比高電壓VPP低第三PMOS電晶體910的臨限電壓的位準。
參考圖13，開關電路730可包含連接在高電壓VPP的線與可變高電壓VX的線之間的第一PMOS電晶體901，及連接在較低高電壓VPPIB的線與可變高電壓VX的線之間的第四PMOS電晶體920。區塊選擇信號PBLS可連接至第一PMOS電晶體901的閘極，且可變高電壓VX的線可連接至第四PMOS電晶體920的閘極及汲極。
在連接至所選擇的記憶體區塊（例如，圖7中的第一記憶體區塊BLK1）的開關電路730中，第一PMOS電晶體901可回應於處於邏輯低位準的區塊選擇信號PBLS而接通，且高電壓VPP可提供為可變高電壓VX。可變高電壓VX具有高電壓VPP的位準。
在連接至非所選記憶體區塊（例如，圖7中的第二記憶體區塊BLK2至第i記憶體區塊BLKi）的開關電路730中，第一PMOS電晶體901可回應於處於邏輯高位準的區塊選擇信號PBLS斷開，且可變高電壓VX可經由為二極體類型的第四PMOS電晶體920以比較低高電壓VPPIB低第四PMOS電晶體920的臨限電壓的位準提供。可變高電壓VX具有比較低高電壓VPPIB低第四PMOS電晶體920的臨限電壓的位準。
參考圖14，開關電路730可包含連接在高電壓VPP的線與可變高電壓VX的線之間的第一PMOS電晶體901、連接在較低高電壓VPPIB的線與可變高電壓VX的線之間的第二PMOS電晶體902、接收區塊選擇信號PBLS的反相器903、第一基體電壓產生器905，以及第一基體偏壓控制器906。
DRAM 200根據諸如字元線激活時序及預充電時序的時序參數的規則操作。隨著半導體製程的小型化，時序參數變得愈來愈長，且特性（例如，臨限電壓Vth）可歸因於製程、電壓以及溫度（PVT）變化而在元件之間不同。
第一基體電壓產生器905及第一基體偏壓控制器906可在圖2中的控制邏輯2010的控制下產生並提供第一偏壓電壓VPB作為第一PMOS電晶體901及第二PMOS電晶體902的偏壓電壓。第一基體電壓產生器905及第一基體偏壓控制器906可藉由控制第一PMOS電晶體901及第二PMOS電晶體902的臨限電壓Vth改變第一PMOS電晶體901及第二PMOS電晶體902的接通電阻。相應地，開關電路730可控制可變高電壓VX的線至高電壓VPP及/或較低高電壓VPPIB的充電及放電時序，由此適用於滿足時序參數的時序要求。
參考圖15，類似於圖14中的開關電路730，開關電路730可包含第一PMOS電晶體901、第二PMOS電晶體902、反相器903、第一基體電壓產生器905，以及第一基體偏壓控制器906。主字元線驅動器MWD可更包含產生第二偏壓電壓VNB的第二基體電壓產生器537及第二基體偏壓控制器538，所述第二偏壓電壓VNB提供為輸出主字元線驅動器MWD的主字元線驅動信號MWL的第二反相器536的NMOS電晶體的偏壓電壓。
第二基體電壓產生器537及第二基體偏壓控制器538可在圖2中的控制邏輯2010的控制下產生第二偏壓電壓VNB並將其提供至第二反相器536的NMOS電晶體。第二基體電壓產生器537及第二基體偏壓控制器538可藉由控制第二反相器536的NMOS電晶體的臨限電壓Vth而改變接通電阻。相應地，主字元線驅動器MWD可控制驅動主字元線驅動信號MWL的時序，由此適用於滿足時序參數的時序要求。
圖16為根據實施例的已對其應用記憶體元件的行動系統1000的方塊圖。參考圖16，行動系統1000可包含攝影機1100、顯示器1200、音訊處理器1300、數據機1400、DRAM 1500a、DRAM 1500b、快閃記憶體元件1600a及快閃記憶體元件1600b、I/O元件1700a及I/O元件1700b，以及AP 1800。行動系統1000可實施為膝上型電腦、行動電話、智慧型手機、平板個人電腦（personal computer；PC）、可穿戴式元件、醫療元件，或物聯網（internet of things；IOT）元件。行動系統1000可實施為伺服器或PC。
攝影機1100可在使用者的控制下拍攝靜態影像或視訊。存在智慧型手機應用程式，其辨識藉由攝影機110拍攝的影像及/或視訊，提供相關資訊，將影像轉換成字元的形式且對其進行儲存，或自外語影像提供轉譯的文字或音訊，且因此，提高攝影機1100的可用性。
顯示器1200可以各種形式實施，諸如液晶顯示器（LCD）、有機發光二極體（OLED）顯示器、主動矩陣OLED（AM-OLED）顯示器、電漿顯示面板（plasma display panel；PDP）等等。在一些實施例中，顯示器1200可具有觸控式螢幕功能且因此用作行動系統1000的輸入元件。
音訊處理器1300可處理包含在快閃記憶體元件1600a及快閃記憶體元件1600b或網路的內容中的音訊資料。舉例而言，音訊處理器1300可對音訊資料執行各種處理，諸如寫碼/解碼、放大，以及雜訊濾波。
對於有線/無線資料通信，數據機1400調變信號，傳輸經調變信號，且解調所接收信號以恢復原始信號。I/O元件1700a及I/O元件1700b可包含元件，諸如通用串列匯流排（USB）儲存器、數位攝影機、安全數位（secure digital；SD）卡、數位多功能光碟（digital versatile disc；DVD）、網路配接器以及觸控式螢幕，其提供數位輸入及/或輸出功能。
AP 1800控制行動系統1000的所有操作。詳言之，AP 1800可控制顯示器1200顯示儲存在快閃記憶體元件1600a及快閃記憶體元件1600b中的內容中的一些。當AP 1800經由I/O元件1700a及I/O元件1700b接收使用者輸入時，AP 1800可執行對應於使用者輸入的控制操作。
AP 1800可提供為運行應用程式、作業系統（OS）或類似者的系統單晶片（system-on-chip；SoC）。AP 1800及其他半導體組件（例如，DRAM 1500a、快閃記憶體1620及/或記憶體控制器1610）可使用各種類型的封裝而安裝。舉例而言，AP 1800及其他半導體組件可使用封裝來安裝，封裝諸如疊層封裝（package-on-package；PoP）、球柵陣列（ball grid array；BGA）、晶片尺度封裝（chip scale package；CSP）、系統級封裝（system-in-package；SIP）、多晶片封裝（multi-chip package；MCP）、晶圓級製造封裝（wafer-level fabricated package；WFP），或晶圓級處理堆疊封裝（wafer-level processed stack package；WSP）。藉由AP 1800運行的OS的內核可包含I/O定序程式以及控制快閃記憶體元件1600a及快閃記憶體元件1600b的元件驅動程式。元件驅動程式可參考由I/O定序程式管理的同步隊列的數目來控制快閃記憶體元件1600a及快閃記憶體元件1600b的存取效能，或可控制SoC的CPU模式、動態電壓及頻率縮放（dynamic voltage and frequency scaling；DVFS）級別或類似者。
在實施例中，AP 1800可包含加速器區塊，其為用於人工智慧（AI）資料操作的專用電路，或加速器晶片1820可分別自AP 1800提供。相應地，DRAM 1500b可另外安裝於加速器區塊或加速器晶片1820上。加速器為專門執行AP 1800的特定功能的功能區塊且可包含：GPU，其為專門執行圖形資料處理的功能區塊；神經處理單元（neural processing unit；NPU），其為專門執行AI計算及推理的功能區塊；以及資料處理單元（DPU），其為專門執行資料傳輸的功能區塊。
根據實施例，行動系統1000可包含多個DRAM 1500a及1500b。在實施例中，AP 1800中可包含控制器1810，且因此，DRAM 1500a可直接連接至AP 1800。AP 1800可經由命令及模式暫存器設定（mode register setting；MRS）控制DRAM 1500a及DRAM 1500b，所述命令及模式暫存器設定遵守電子裝置工程聯合委員會（Joint Electron Device Engineering Council；JEDEC）標準或可設定DRAM介面協定且與DRAM 1500a及DRAM 1500b通信以使用公司的獨特功能，諸如低電壓、高速度、可靠性以及循環冗餘檢查（cyclic redundancy check；CRC）功能，及/或差錯校正碼（error correction code；ECC）功能。舉例而言，AP 1800可經由遵守JEDEC標準的介面（諸如LPDDR4或LPDDR5）與DRAM 1500a通信，且加速器區塊或加速器晶片1820可設定新DRAM介面協定且與DRAM 1500b通信以控制DRAM 1500b，DRAM 1500b具有比用於加速器的DRAM 1500a更高的頻寬。
儘管僅DRAM 1500a及DRAM 1500b示出於圖16中，但實施例不限於此，且可以使用任何類型的記憶體，諸如相變RAM（PRAM）、靜態RAM（SRAM）、磁性RAM（MRAM）、電阻式RAM（RRAM）、鐵電RAM（FRAM），或混合RAM，所述記憶體滿足AP 1800或加速器晶片1820的頻寬、反應速率及/或電壓的要求。相較於I/O元件1700a及I/O元件1700b或快閃記憶體元件1600a及快閃記憶體元件1600b，DRAM 1500a及DRAM 1500b具有相對更低的潛時及頻寬。DRAM 1500a及DRAM 1500b可在行動系統1000通電時啟動且可裝載有OS及應用資料以用作OS及應用資料的暫時儲存器或可以用作用於執行各種軟體程式碼的空間。
在DRAM 1500a及DRAM 1500b中可執行四種基本算術運算（亦即，加法、減法、乘法以及除法）、向量運算、定址運算，或快速傅立葉變換（FFT）運算。用於推理的執行函數亦可在DRAM 1500a及DRAM 1500b中執行。此時，可在深度學習演算法期間使用人工神經網路執行推理。深度學習演算法可包含：訓練相位，其中使用各種資料來訓練模型；及推理相位，其中使用經訓練模型來辨識資料。用於推理的函數可包含雙曲正切函數、S形曲線函數、修正線性單元（rectified linear unit；ReLU）函數。
在實施例中，藉由使用者經由攝影機110拍攝的影像可經受信號處理且可儲存在DRAM 1500b中，且加速器區塊或加速器晶片1820可使用儲存在DRAM 1500b中的資料及用於推理的函數執行AI資料運算以辨識資料。
根據實施例，行動系統1000可包含多個儲存器或快閃記憶體元件1600a及快閃記憶體元件1600b，其具有比DRAM 1500a及DRAM 1500b更大的容量。
根據實施例，加速器區塊或加速器晶片1820可使用快閃記憶體元件1600a及快閃記憶體元件1600b執行訓練相位及AI資料運算。在實施例中，快閃記憶體元件1600a及快閃記憶體元件1600b可允許AP 1800及/或加速器晶片1820使用包含在記憶體控制器1610中的算術單元有效地執行訓練相位及推理AI資料運算。
在一些實施例中，AP 1800可包含介面1830，且相應地，快閃記憶體元件1600a及快閃記憶體元件1600b可直接連接至AP 1800。舉例而言，AP 1800可實施為SoC，快閃記憶體元件1600a可實施為單獨晶片，且AP 1800及快閃記憶體元件1600a可整合至單個封裝中。然而，實施例不限於此，且快閃記憶體元件1600a及快閃記憶體元件1600b可經由連接件電連接至行動系統1000。
快閃記憶體元件1600a及快閃記憶體元件1600b可儲存經由攝影機1100拍攝的影像或自資料網路接收到的資料。舉例而言，快閃記憶體元件1600a及快閃記憶體元件1600b可儲存擴增實境內容及/或虛擬實境內容、高清晰度（high definition；HD）內容或超高清晰度（ultra high definition；UHD）內容。
舉例而言，DRAM 1500a及DRAM 1500b可對應於圖1中的記憶體元件200。DRAM 1500a及DRAM 1500b可包含記憶胞陣列2080及電壓產生器電路系統2005，所述記憶胞陣列2080包含多個記憶體區塊，所述電壓產生器電路系統2005將可變高電壓VX提供至驅動字元線的字元線驅動器。在記憶體區塊中的每一者中，多個記憶胞連接至以列及行配置的字元線及位元線。電壓產生器電路系統2005可基於具有比電源電壓更高的位準的高電壓VPP產生較低高電壓VPPIB，所述較低高電壓VPPIB具有比高電壓VPP更低的位準，且可將高電壓VPP或較低高電壓VPPIB提供至可變高電壓VX的線。電壓產生器電路系統2005可基於自記憶體元件200接收到的命令CMD改變較低高電壓VPPIB的位準。較低高電壓VPPIB可改變為低電壓位準LVL、中電壓位準MVL或高電壓位準HVL。
雖然本發明概念已參考其實施例進行具體繪示及描述，但應瞭解，可在不脫離隨附申請專利範圍的精神及範疇的情況下作出形式及細節的各種改變。
10:系統 100:主機元件 120:記憶體匯流排 200:記憶體元件/DRAM 400:結合區域 510:子字元線信號產生器電路 511:反及閘 512、601、903:反相器 520:子字元線驅動信號產生器電路 522:第一反相器 524:第二反相器 530:主字元線驅動信號產生器電路 531、901:第一PMOS電晶體 532、902:第二PMOS電晶體 533:第一NMOS電晶體 534:第二NMOS電晶體 535:第一反相器 536:第二反相器 537:第二基體電壓產生器 538:第二基體偏壓控制器 602、802:PMOS電晶體 603、604:NMOS電晶體 710:較低高電壓產生器 730、7301~730i:開關電路 801:比較器 803:第一電阻器 804:第二電阻器 905:第一基體電壓產生器 906:第一基體偏壓控制器 910:第三PMOS電晶體 920:第四PMOS電晶體 1000:行動系統 1085:感測放大器單元 1100:攝影機 1200:顯示器 1300:音訊處理器 1400:數據機 1500a、1500b:DRAM 1600a、1600b:快閃記憶體元件 1610:記憶體控制器 1620:快閃記憶體 1700a、1700b:I/O元件 1800:AP 1810:控制器 1820:加速器晶片 1830:介面 2005:電壓產生器電路系統 2010:控制邏輯 2011:命令解碼器 2012:控制碼產生器 2013:模式暫存器 2015:再新位址產生器 2020:位址緩衝器 2030:組控制邏輯 2040:列位址多工器 2050:行位址鎖存器 2060:列解碼器 2060a:第一組列解碼器 2060b:第二組列解碼器 2060c:第三組列解碼器 2060d:第四組列解碼器 2070:行解碼器 2070a:第一組行解碼器 2070b:第二組行解碼器 2070c:第三組行解碼器 2070d:第四組行解碼器 2080:記憶胞陣列 2080a:第一組記憶陣列 2080b:第二組記憶陣列 2080c:第三組記憶陣列 2080d:第四組記憶陣列 2085a:第一組感測放大器 2085b:第二組感測放大器 2085c:第三組感測放大器 2085d:第四組感測放大器 2090:I/O閘控電路系統 2095:資料I/O緩衝器 ACT:主動命令 ACTIVE:主動信號 ADDR:位址 BANK_ADDR:組位址 BLK1:第一記憶體區塊 BLK2:第二記憶體區塊 BLK3:第三記憶體區塊 BLKi:第i記憶體區塊 CMD:命令 COL_ADDR:行位址 CTRL:控制信號 CTRL＜0:N＞:控制碼 DQ:I/O資料 DRA＜0:2＞:第一經解碼列位址信號 DRA＜3:m＞:第二經解碼列位址信號 HVL:高電壓位準 LVL:低電壓位準 MVL:中電壓位準 MWD、MWD3:主字元線驅動器 MWD1:第一主字元線驅動器 MWD2:第二主字元線驅動器 MWDi:第i主字元線驅動器 MWL、MWL＜0:n＞:主字元線驅動信號 MWL1:第一主字元線驅動信號 MWL2:第二主字元線驅動信號 MWL3:第三主字元線驅動信號 NA:第一節點 NB:第二節點 NC:第三連接節點 PBLS:區塊選擇信號 PBLS1:第一區塊選擇信號 PBLS2:第二區塊選擇信號 PBLS3:第三區塊選擇信號 PRE:預充電命令 PXI＜0:7＞、PXI[0]、PXI[1]、PXI[2]、PXI[3]、PXI[4]、PXI[5]、PXI[6]、PXI[7]:子字元線信號 PXIB＜0:7＞:反相子字元線驅動信號 PXID＜0:7＞、PXID[0]、PXID[1]、PXID[2]、PXID[3]、PXID[4]、PXID[5]、PXID[6]、PXID[7]:子字元線驅動信號 REF_ADDR:再新位址 ROW_ADDR:列位址 SRE:自我再新登錄命令 SRX:自我再新退出命令 SWD、SWD3:子字元線驅動器 SWD1:第一子字元線驅動器 SWD2:第二子字元線驅動器 SWDi:第i子字元線驅動器 SWL:子字元線 T1、T2、T3、T4、Ta、Tb、Tb1、Tb2、Tb3、Tb4、Tc、Td、Td1、Te、Te1:時間點 VBB:負電壓 VNB:第二偏壓電壓 VPB:第一偏壓電壓 VPP:高電壓 VPPIB:較低高電壓 VSS:接地電壓 Vth:臨限電壓 VX:可變高電壓
將根據結合隨附圖式進行的以下詳細描述更清楚地理解本發明概念的實施例，在隨附圖式中： 圖1為根據實施例的用於描述包含記憶體元件的系統的圖。 圖2為根據實施例的示出圖1中的記憶體元件的組態的方塊圖。 圖3及圖4為用於描述圖2中的記憶體組的圖。 圖5為圖4中的主字元線驅動器的電路圖。 圖6為圖4中的子字元線驅動器的電路圖。 圖7至圖9為根據實施例的用於描述電壓產生器電路系統的圖。 圖10及圖11為根據實施例的用於描述電壓產生器電路系統的操作的時序圖。 圖12至圖15為根據實施例的用於描述電壓產生器電路系統的開關電路的圖。 圖16為根據實施例的包含記憶體元件的行動系統的方塊圖。
710:較低高電壓產生器
7301~730i:開關電路
2005:電壓產生器電路系統
2060:列解碼器
2080:記憶胞陣列
BLK1:第一記憶體區塊
BLK2:第二記憶體區塊
BLK3:第三記憶體區塊
BLKi:第i記憶體區塊
MWD1:第一主字元線驅動器
MWD2:第二主字元線驅動器
MWD3:主字元線驅動器
MWDi:第i主字元線驅動器
SWD1:第一子字元線驅動器
SWD2:第二子字元線驅動器
SWD3:子字元線驅動器
SWDi:第i子字元線驅動器
VPP:高電壓
VPPIB:較低高電壓
VX:可變高電壓

Claims (20)

  1. 一種記憶體元件，包括： 記憶胞陣列，其中具有多個記憶體區塊，所述多個記憶體區塊對各別區塊選擇信號有反應； 電壓產生器，經組態以在可變高電壓線上產生高電壓或較低高電壓，所述高電壓具有大於所述記憶體元件的電源電壓的幅值，且所述較低高電壓具有小於所述高電壓的幅值；以及 字元線驅動器電路，電耦接至所述可變高電壓線，所述字元線驅動器電路經組態以：（i）將第一字元線驅動信號線驅動至接地電壓，（ii）將多個第二字元線驅動信號線驅動至所述高電壓，以及（iii）將多個第三字元線驅動信號線驅動至較低高電壓； 其中所述第一字元線驅動信號線電連接至與所述多個記憶體區塊中的所選擇記憶體區塊相關聯的多個字元線中的啟用字元線；其中所述多個第二字元線驅動信號線電連接至所述多個字元線中的停用字元線；以及其中所述多個第三字元線驅動信號線電連接至與所述多個記憶體區塊中的非所選記憶體區塊相關聯的字元線。
  2. 如請求項1所述的記憶體元件，其中所述電壓產生器更經組態以回應於命令改變所述較低高電壓的所述幅值。
  3. 如請求項2所述的記憶體元件，其中所述電壓產生器經組態以在低電壓位準、大於所述低電壓位準的至少一個中電壓位準以及大於所述至少一個中電壓位準的高電壓位準之間改變所述較低高電壓的所述幅值。
  4. 如請求項3所述的記憶體元件，其中所述至少一個中電壓位準包含具有不同幅值的兩個中電壓位準。
  5. 如請求項3所述的記憶體元件，其中所述電壓產生器經組態以回應於自我再新登錄命令產生處於所述低電壓位準的所述較低高電壓。
  6. 如請求項3所述的記憶體元件，其中所述電壓產生器經組態以回應於自我再新退出命令產生處於所述至少一個中電壓位準的所述較低高電壓。
  7. 如請求項6所述的記憶體元件，其中具有等於所述至少一個中電壓位準中的一者的幅值的所述較低高電壓在所述自我再新退出命令結束時產生。
  8. 如請求項3所述的記憶體元件，其中所述電壓產生器經組態以回應於主動命令產生處於所述高電壓位準的所述較低高電壓。
  9. 如請求項3所述的記憶體元件，其中所述電壓產生器經組態以回應於預充電命令產生處於所述高電壓位準的所述較低高電壓。
  10. 如請求項3所述的記憶體元件，其中所述電壓產生器經組態以將所述高電壓位準設定成減少所述可變高電壓線自所述較低高電壓的所述高電壓位準恢復至所述高電壓的位準所花費的時間的幅值。
  11. 如請求項1所述的記憶體元件，其中所述電壓產生器包括： 較低高電壓產生器，經組態以接收所述高電壓且自所述高電壓產生所述較低高電壓；以及 多個開關電路，分別連接至所述多個記憶體區塊且受各別區塊選擇信號控制。
  12. 如請求項11所述的記憶體元件，其中所述較低高電壓產生器包括： P型金屬氧化物半導體（PMOS）電晶體，連接在所述高電壓的線與所述較低高電壓的線之間； 第一電阻器及第二電阻器，串聯連接在所述較低高電壓的所述線與所述接地電壓的線之間且經組態以回應於基於命令產生的控制碼改變其電阻值；以及 比較器，經組態以將參考電壓位準與所述第一電阻器及所述第二電阻器之間的連接節點的電壓位準進行比較且將輸出提供至所述P型金屬氧化物半導體電晶體的閘極。
  13. 如請求項11所述的記憶體元件，其中所述多個開關電路中的每一者包括： 第一P型金屬氧化物半導體（PMOS）電晶體，連接在所述高電壓的線與所述可變高電壓線之間且具有對各別的區塊選擇信號有反應的閘極； 反相器，經組態以接收所述區塊選擇信號；以及 第二P型金屬氧化物半導體電晶體，連接在所述較低高電壓的線與所述可變高電壓線之間且具有連接至所述反相器的輸出線的閘極。
  14. 如請求項13所述的記憶體元件，其中所述多個開關電路中的每一者經組態以藉由將本體偏壓電壓施加至所述第一P型金屬氧化物半導體電晶體及所述第二P型金屬氧化物半導體電晶體來控制所述第一P型金屬氧化物半導體電晶體及所述第二PMOS電晶體的臨限電壓。
  15. 如請求項1所述的記憶體元件，其中所述字元線驅動器電路更經組態以藉由將本體偏壓電壓施加至驅動所述第一字元線驅動信號線至所述第三字元線驅動信號線的N型金屬氧化物半導體（NMOS）電晶體來控制所述N型金屬氧化物半導體電晶體的臨限電壓。
  16. 如請求項11所述的記憶體元件，其中所述多個開關電路中的每一者包含： 第一P型金屬氧化物半導體（PMOS）電晶體，連接在所述高電壓的線與所述可變高電壓線之間且具有對各別的區塊選擇信號有反應的閘極；以及 第二P型金屬氧化物半導體電晶體，連接在所述較低高電壓的線與所述可變高電壓線之間且具有閘極及汲極，所述第二P型金屬氧化物半導體電晶體的所述閘極及所述汲極連接至所述可變高電壓線。
  17. 一種藉由根據命令將記憶體元件內的多個記憶體區塊的字元線驅動至不同位準來操作所述記憶體元件的方法，所述多個記憶體區塊中的每一者包含連接至以列及行配置的字元線及位元線的多個記憶胞，所述操作方法包括： 基於所述命令產生位準低於所述記憶體元件的高電壓的位準的較低高電壓； 回應於所述多個記憶體區塊的區塊選擇信號將所述高電壓或所述較低高電壓提供至可變高電壓線，所述可變高電壓線驅動連接至所述多個記憶體區塊的所述字元線的字元線驅動信號線； 經由所述可變高電壓線將第一字元線驅動信號線驅動至接地電壓且將第二字元線驅動信號線驅動至所述高電壓，回應於所述區塊選擇信號所述第一字元線驅動信號線連接至選自所述多個記憶體區塊的記憶體區塊的所述字元線當中的啟用字元線，且所述第二字元線驅動信號線連接至所述字元線當中的停用字元線；以及 經由所述可變高電壓線將第三字元線驅動信號線驅動至所述較低高電壓，所述第三字元線驅動信號線連接至所述多個記憶體區塊當中的非所選記憶體區塊的所述字元線。
  18. 如請求項17所述的操作方法，更包括輸出處於低電壓位準、中電壓位準或高電壓位準的所述較低高電壓；且其中所述低電壓位準為所述較低高電壓的最低位準，所述高電壓位準為所述較低高電壓的最高位準，且所述中電壓位準在所述低電壓位準與所述高電壓位準之間。
  19. 一種字元線驅動器電路，包括： 第一字元線驅動信號產生器，經組態以回應於模式控制信號基於第一列位址信號產生第一字元線驅動信號； 第二字元線驅動信號產生器，經組態以基於所述模式控制信號及第二列位址信號產生第二字元線驅動信號；以及 第三字元線驅動信號產生器，連接至可變高電壓線且經組態以基於所述第一字元線驅動信號及所述第二字元線驅動信號產生第三字元線驅動信號，所述可變高電壓線根據命令及驅動字元線的所述第三字元線驅動信號提供有不同電壓位準。
  20. 如請求項19所述的字元線驅動器電路，其中記憶體元件的高電壓或較低高電壓提供至所述可變高電壓線，所述較低高電壓具有比所述高電壓低的位準。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220128040A (ko) * 2021-03-12 2022-09-20 삼성전자주식회사 반도체 장치
CN113326656B (zh) * 2021-05-26 2022-11-01 东南大学 一种数字集成电路众工艺角延时预测方法
US20230368833A1 (en) * 2022-05-10 2023-11-16 Micron Technology, Inc. Power-efficient access line operation for memory

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100204542B1 (ko) 1995-11-09 1999-06-15 윤종용 멀티 서브워드라인 드라이버를 갖는 반도체 메모리장치
JPH10228773A (ja) * 1997-02-14 1998-08-25 Hitachi Ltd ダイナミック型ｒａｍ
JP4017248B2 (ja) 1998-04-10 2007-12-05 株式会社日立製作所 半導体装置
US6236617B1 (en) 1999-12-10 2001-05-22 International Business Machines Corporation High performance CMOS word-line driver
JP2002319634A (ja) 2001-04-23 2002-10-31 Mitsubishi Electric Corp 半導体記憶装置
KR100432884B1 (ko) * 2001-08-28 2004-05-22 삼성전자주식회사 공유된 행 선택 구조를 갖는 불 휘발성 반도체 메모리 장치
KR100510484B1 (ko) 2002-01-24 2005-08-26 삼성전자주식회사 워드라인 방전방법 및 이를 이용하는 반도체 메모리장치
JP2005108307A (ja) 2003-09-29 2005-04-21 Nec Electronics Corp 半導体記憶装置
KR100700147B1 (ko) 2005-12-13 2007-03-28 삼성전자주식회사 반도체 메모리 장치의 서브 워드라인 구동회로 및 서브워드라인 구동 방법
KR100801059B1 (ko) 2006-08-02 2008-02-04 삼성전자주식회사 누설 전류를 감소시키기 위한 반도체 메모리 장치의드라이버 회로
KR100805839B1 (ko) * 2006-08-29 2008-02-21 삼성전자주식회사 고전압 발생기를 공유하는 플래시 메모리 장치
KR101311713B1 (ko) 2007-07-31 2013-09-26 삼성전자주식회사 메모리 코어, 이를 포함하는 반도체 메모리 장치
KR102109416B1 (ko) 2013-05-21 2020-05-12 삼성전자주식회사 서브 워드라인 드라이버를 갖는 반도체 메모리 장치 및 그것의 구동방법
JP2017228325A (ja) 2016-06-20 2017-12-28 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
JP6765313B2 (ja) * 2017-01-23 2020-10-07 キオクシア株式会社 半導体記憶装置

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