KR20050094180A - 동기 검출기를 구비한 위상 동기 루프 - Google Patents

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Abstract

본 발명에 따른 위상 동기 루프는 록 디텍팅(Lock Detecting)이 완료되었을 경우 실행하는 제 1루프와, 록 디텍팅이 완료되지 않았을 경우 실행하는 제 2루프를 포함하고,
상기 제 1루프는 기준 주파수와 비교 주파수를 비교하여 그 차이에 해당하는 에러신호를 내보내고, 고주파 신호를 입력받을 수 있으며, 그 입력 위상차 검출범위가 0 내지 π인 제 1 위상 주파수 검출기; 상기 위상 주파수 검출기의 에러신호를 입력받아 비교 전압을 생성시키는 차지펌프부; 및 상기 비교전압을 입력받아 상기 비교 주파수를 생성시키는 전압제어 발진기를 포함하며,
상기 제 2루프는 상기 기준 주파수 및 비교 주파수를 분주하는 분주기; 기준 주파수와 비교 주파수를 비교하여 그 차이에 해당하는 에러신호를 내보내고, 고주파 신호를 입력으로 받을 수 없으며, 그 입력 위상차 검출범위가 0 내지 2π인 제 2 위상 주파수 검출기; 상기 제 2 위상 주파수 검출기의 출력신호의 위상 및 주파수의 오차가 소정 범위 안에 있는지를 검출하기 위한 동기 검출기; 차지펌프부; 및 전압 제어 발진기를 포함한다.

Description

동기 검출기를 구비한 위상 동기 루프{PLL having Locking Detector}
본 발명은 위상 동기 루프(PLL)에 관한 것으로, 보다 상세하게는 입출력 신호가 어느 정도 록킹(Locking)이 되었는가를 측정할 수 있고, 외부신호로 그 입력 위상차 검출 범위를 조절할 수 있으면서 입력주파수가 고주파인 경우에도 록(Lock)을 검출할 수 있는 회로를 구성하는 위상 동기 루프에 관한 것이다.
상기 위상 동기 루프(PLL)는 통신, 반도체, 컴퓨터 등 모드 전자 산업에서 널리 쓰이고 있는 회로로서, 시스템의 안정을 요하는 곳에 필수적으로 사용되는 회로이다.
일반적으로, 위상 동기 루프(PLL)의 록(Lock) 상태를 감지하는 방법은 완전 디지털 회로의 경우, 위상주파수 검출기(PFD; Phase Frequency Detector)의 두 입력 중 하나가 다른 입력의 라이징 엣지(Rising Edge)가 입력되지 않은 상태에서 두개의 연속적인 라이징 엣지가 입력되는 사이클 슬립(Cycle Slip)을 감지하는 방식을 사용한다.
상기 라이징 엣지라는 것은, 펄스 회로나 구형파 회로 등에서 '0'에서 '1'로 올라가는 지점을 말한다.
또한, 상기 사이클 슬립이라는 것은, 입력 데이터의 신호 대 잡음비(signal to noise ratio)가 낮을 경우에는 일시적으로 위상 에러(phase error)가 증가하여 'LOCK' 신호가 발생되는 경우에도 위상이 변해버리는 현상을 말한다.
그러나, 상기 사이클 슬립을 감지하는 방식은 시퀀셜 위상주파수 검출기(Sequential PFD)가 정상적으로 동작할 수 없을 정도의 고주파 입력이 인가되는 경우, 동기 검출기로서 그 사용이 불가능하다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 그 목적은 초고밀도 집적회로(VLSI) 칩(Chip)의 PLL을 설계하는 과정에서 고주파 입력이 인가되는 경우에 칩 내부 노드를 칩 바깥으로 연결하지 않으면서 간단한 회로를 부가해 록킹(Locking) 여부를 판단할 수 있는 회로와 동기 루프 회로를 구성하는 데 있다.
이에, 본 발명에서는 PFD의 출력을 이용하여 록킹이 진행됨에 따라 전위가 감소하는 신호를 만들고, 차동증폭기(Differential Amplifier)를 이용하여 그 신호의 전위와 외부인가 전압과 비교하여 PFD 입력신호의 위상차가 일정 범위 이내로 수렴하는 순간을 감지할 수 있도록 하여 본 발명의 목적을 이룬다.
상기와 같은 목적을 이루기 위해 본 발명에 따른 위상 동기 루프는 록 디텍팅(Lock Detecting)이 완료되었을 경우 실행하는 제 1루프와, 록 디텍팅이 완료되지 않았을 경우 실행하는 제 2루프를 포함하고,
상기 제 1루프는 기준 주파수와 비교 주파수를 비교하여 그 차이에 해당하는 에러신호를 내보내고, 고주파 신호를 입력받을 수 있으며, 그 입력 위상차 검출범위가 0 내지 π인 제 1 위상 주파수 검출기; 상기 위상 주파수 검출기의 에러신호를 입력받아 비교 전압을 생성시키는 차지펌프부; 및 상기 비교전압을 입력받아 상기 비교 주파수를 생성시키는 전압제어 발진기를 포함하며,
상기 제 2루프는 상기 기준 주파수 및 비교 주파수를 분주하는 분주기; 기준 주파수와 비교 주파수를 비교하여 그 차이에 해당하는 에러신호를 내보내고, 고주파 신호를 입력으로 받을 수 없으며, 그 입력 위상차 검출범위가 0 내지 2π인 제 2 위상 주파수 검출기; 상기 제 2 위상 주파수 검출기의 출력신호의 위상 및 주파수의 오차가 소정 범위 안에 있는지를 검출하기 위한 동기 검출기; 차지펌프부; 및 전압 제어 발진기를 포함한다.
본 발명은 상기 차지 펌프부로부터 출력된 상기 비교 전압의 노이즈를 제거하기 위한 루프 필터를 더 구비하는 것을 특징으로 한다.
본 발명의 동기 검출기는 상기 제 2 위상 주파수 검출기의 출력 신호를 각각 입력으로 받아 논리 연산하여 출력하는 OR 게이트; 상기 OR 게이트의 출력 신호 중 고주파 영역을 제거하는 저역 통과 필터; 및 상기 저역통과 필터의 출력전압과 외부인가 전압을 비교하여 그 차를 증폭하는 차동 증폭기를 포함한다.
본 발명은 상기 동기 검출기에서 차동 증폭기의 출력 값을 반전시키며, 2n-1(n은 자연수)개의 인버터로 구성시켜 소정 시간만큼 지연시키기 위한 반전 지연부; 차동 증폭기의 출력값을 비반전시키며, 2n(n은 자연수)개의 인버터로 구성시켜 소정 시간만큼 지연시키기 위한 비반전 지연부를 더 포함시키는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하고자 한다.
도 1은 본 발명에 따른 위상 동기 루프의 블록도이다.
도 1을 참조하면, 본 발명에 따른 위상 동기 루프는 크게 두개의 루프로 이루어진다. 즉, 본 발명에 따른 위상 동기 루프는 록 디텍팅(Lock Detecting)이 완료되었을 경우 실행하는 제 1 루프와, 록 디텍팅이 완료되지 않았을 경우 실행하는 제 2 루프가 있다.
상기 제 1 루프는 제 1 위상 주파수 검출기(100), 제 1 차지펌프부(200a), 루프필터(300) 및 전압제어 발진기(400)를 포함한다.
상기 제 1 위상 주파수 검출기(100)는 기준 주파수와 비교 주파수를 비교하여 그 차이에 해당하는 에러 신호를 내보내고, 고주파 신호를 입력받을 수 있다.
또한, 상기 제 1 위상 주파수 검출기(100)는 그 입력 위상차 검출범위가 0 내지 π이다.
상기 제 1 차지 펌프부(200a)에서는 상기 위상 주파수 검출기(100)의 에러 신호를 입력받아 비교 전압을 생성시킨다.
상기 루프 필터(300)에서는 상기 차지 펌프부(200a)로부터 출력된 상기 비교 전압의 노이즈를 제거시킨다.
상기 루프 필터(300)로는 바람직하게는, 저역 통과 필터를 사용한다.
상기 전압 제어 발진기(400)에서는 상기 제 1 차지펌프부(200a)의 비교 전압을 입력받아 상기 비교 주파수를 생성시킨다.
상기 제 2루프는 분주기(500), 제 2 위상 주파수 검출기(600), 동기 검출기(700), 제 2 차지 펌프부(200b) 및 전압 제어 발진기(400)를 포함한다.
여기서, 상기 제 2 차지 펌프부(200b)는 상기 제 1 차지 펌프부(200a)와 같은 기능을 수행하는 바, 도면의 구성을 용이하게 하기 위해 따로 구분해 놓은 것이다.
또한, 상기 전압 제어 발진기(400)는 상기 제 1루프에서 설명되었던 바 여기서는 그 상세한 설명을 하지 않기로 한다.
상기 제 2 위상 주파수 검출기(600)는 기준 주파수와 비교 주파수를 비교하여 그 차이에 해당하는 에러신호를 내보낸다.
상기 제 2 위상 주파수 검출기는 고주파 신호를 입력으로 받을 수 없으며, 그 입력 위상차 검출범위가 0 내지 2π이다.
이에 따라, 상기 제 2 루프에서는 분주기(500)가 필요하다.
상기 분주기(500)는 상기 기준 주파수 및 비교 주파수를 분주한다.
상기 분주기(500)에서는 4 분주를 하는 것이 바람직하다.
상기 동기 검출기(700)는 상기 제 2 위상 주파수 검출기(600)의 출력 신호의 위상 및 주파수의 오차가 소정 범위 안에 있는지를 검출한다.
상기 동기 검출기(700)에 대해 도 2를 참조하여 보다 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 동기 검출기의 회로도이다.
도 2를 참조하면, 본 발명에 따른 동기 검출기(700)는 OR 게이트(710), 저역 통과 필터(720), 차동증폭기(730) 및 다수개의 인버터(740)로 이루어진 지연부를 포함한다.
상기 OR 게이트(710)는 상기 제 2 위상 주파수 검출기(600)의 출력 신호를 각각 입력으로 받아 논리 연산하여 출력한다.
이에 따라, 상기 OR 게이트(710)는 제 2 위상 주파수 검출기(600)의 출력신호 UP과 DN이 동시에 “low”가 되어야“low”가 되는 LCO 신호를 발생시킨다.
상기 저역 통과 필터(720)는 상기 OR 게이트(710)의 출력 신호 중 고주파 영역을 제거한다.
상기 차동 증폭기(730)는 상기 저역 통과 필터(720)의 출력 전압과 외부인가 전압(VBIAS)을 비교하여 그 차를 증폭하여 내보낸다.
상기 차동 증폭기(730)는 전류미러 구조를 갖는 피모스 트랜지스터와 엔모스 트랜지스터를 포함하여 이루어진다.
상기 지연부(740)는 반전 지연부와 비반전 지연부로 나눈다.
상기 반전 지연부는 차동 증폭기의 출력값을 반전시키며, 2n-1(n은 자연수)개의 인버터로 구성시켜 소정 시간만큼 지연시킨다.
상기 비반전 지연부는 차동 증폭기의 출력값을 비반전시키며, 2n(n은 자연수)개의 인버터로 구성시켜 소정 시간만큼 지연시킨다.
여기서, 상기 비반전 지연부의 출력신호는 LCB이며, 상기 반전 지연부의 출력신호는 LC이다.
이하, 도 3(a) 내지 도 3(c) 및 도 4(a) 및 도 4(b)를 참조하여 본 발명에 따른 동기 검출기(록킹 디텍터)의 동작 및 출력에 대해 보다 상세히 설명한다.
도 3(a) 내지 도 3(c)는 록킹이 진행되는 상태에서의 PFD의 입출력 신호와 록 디텍터의 출력 신호를 나타내는 타이밍 차트이다.
도 3(a) 내지 도 3(c)를 참조하면, 본 발명은 록킹(Locking)이 진행됨에 따라 PFD2의 출력신호 UP과 DN이 동시에 “low”가 되는 구간이 전체 주기 중에 길어진다.
이에 따라, 내부 노드 LCO의 전압을 저역 통과 필터(LPF)의 출력 전압(VF)은 그 위상차가 3π/2일 경우 3VDD/4이고, 그 위상차가 π일 경우 VDD/2이며, 그 위상차가 π/2일 경우 VDD/4가 된다.
상기 저역 통과 필터(LPF)의 출력 전압(VF)은 위상차가 작아질수록 점차 감소하고, 외부 입력 전압(VBIAS)이 VDD/4일 경우 기준신호(REF)와 피드백신호(FB)의 위상차가 π/2가 되는 순간 저역통과필터의 출력전압(VF)이 외부 입력 전압 VBIAS에 비해 작아진다. 이에 따라, 지연기의 출력신호의 LC 신호는 “high”을 가진다.
따라서, 본 발명은 상기와 같은 방식으로 외부 입력 전압 VBIAS로 감지할 수 있는 입력 위상차의 범위를 조절할 수 있다.
도 4(a) 및 도 4(b)는 위상차가 π/2이면서 저주파수 및 고주파수를 입력으로 한 경우, 동기 검출기의 출력을 나타내는 타이밍 차트이다.
시퀀셜 PFD의 경우 차지펌프에 의해 발생되는 대드존(Dead Zone) 때문에 기준신호(REF)와 피드백신호(FB 신호)가 록킹이 되어도 일정한 구간 동안 UP,DN이 동시에 “high”가 되는 리셋(Reset) 구간이 형성된다.
먼저, 도 4(a)를 참조하면, 입력 주파수가 낮아 입력신호의 전체 주기에서 리셋 구간이 차지하는 구간을 무시할 수 있을 경우, 입력 위상차가 π/2일때 저역통과 필터의 출력전압(VF)은 VDD/4가 된다.
또한, 도 4(b)를 참조하면, 입력 주파수가 높아 시퀀셜 PFD의 리셋 구간이 π/4인 경우에는 입력 위상차가 π/2인 경우에도 저역통과 필터의 출력 전압(VF)의 값은 VDD/2로서 증가한다.
따라서, 고주파 입력이 인가되는 경우 기준신호(REF)와 피드백신호(FB 신호)의 위상차가 일정 범위 이하로 수렴하는 순간을 감지하기 위한 VBIAS의 값이 증가한다. 이는 위상차가 작은 상태와 완전히 록킹이 된 상태의 구분을 불가능하게 만들어 록킹 디텍터(동기 검출기)의 성능을 저하시킨다.
상기와 같이, 본 발명은 위상 동기 루프 회로 내에 록킹 디텍터(동기 검출부)를 사용함으로써 입출력 신호의 위상차가 일정 범위 안으로 수렴하는 순간을 감지할 수 있다.
뿐만 아니라 본 발명은 상기와 같은 간단한 구조를 제시함으로써 기가급 입력신호를 처리하는 고속동작 위상 동기 루프(PLL)의 록킹 상태도 감지할 수 있다.
도 1은 본 발명에 따른 위상 동기 루프의 블록도 이다.
도 2는 본 발명의 일 실시예에 따른 동기 검출기의 회로도이다.
도 3(a) 내지 도 3(c)는 록킹이 진행되는 상태에서의 PFD의 입출력 신호와 록 디텍터의 출력 신호를 나타내는 타이밍 차트이다.
도 4(a) 및 도 4(b)는 위상차가 π/2이면서 저주파수 및 고주파수를 입력으로 한 경우 동기 검출기의 출력을 나타내는 타이밍 차트이다.
<도면의 주요부분에 대한 부호의 설명>
100 : PFD1 200a : 차지펌프1
200b : 차지펌프2 300 : 루프필터
400 : 전압 제어 발진기 500 : 분주기
600 : PFD2 700 : 록 디텍팅(동기 검출기)
710 : OR 게이트 720 : 저역통과 필터
730 : 차동 증폭기 740 : 반전 지연부 및 비반전 지연부

Claims (4)

  1. 록 디텍팅이 완료되었을 경우 실행하는 제 1루프와, 록 디텍팅이 완료되지 않았을 경우 실행하는 제 2루프를 포함하고,
    상기 제 1루프는 기준 주파수와 비교 주파수를 비교하여 그 차이에 해당하는 에러신호를 내보내고, 고주파 신호를 입력받을 수 있으며, 그 입력 위상차 검출범위가 0 내지 π인 제 1 위상 주파수 검출기; 상기 위상 주파수 검출기의 에러신호를 입력받아 비교 전압을 생성시키는 차지펌프부; 및 상기 비교 전압을 입력받아 상기 비교 주파수를 생성시키는 전압제어 발진기를 포함하고, 상기 제 2루프는 상기 기준 주파수 및 비교 주파수를 분주하는 분주기; 기준 주파수와 비교 주파수를 비교하여 그 차이에 해당하는 에러신호를 내보내고, 고주파 신호를 입력으로 받을 수 없으며, 그 입력 위상차 검출범위가 0 내지 2π인 제 2 위상 주파수 검출기; 상기 제 2 위상 주파수 검출기의 출력신호의 위상 및 주파수의 오차가 소정 범위 안에 있는지를 검출하기 위한 동기 검출기; 차지펌프부; 및 전압제어 발진기를 포함하는 위상 동기 루프.
  2. 제 1항에 있어서, 상기 차지펌프부로부터 출력된 상기 비교전압의 노이즈를 제거하기 위한 루프 필터를 더 포함하는 것을 특징으로 하는 위상 동기 루프.
  3. 제 1항 또는 제 2항에 있어서, 동기 검출기는 상기 제 2 위상 주파수 검출기의 출력 신호를 각각 입력으로 받아 논리 연산하여 출력하는 OR 게이트; 상기 OR 게이트의 출력 신호 중 고주파 영역을 제거하는 저역통과 필터; 및 상기 저역통과 필터의 출력전압과 외부인가 전압을 비교하여 그 차를 증폭하는 차동증폭기를 포함하는 것을 특징으로 하는 위상 동기 루프.
  4. 제 3항에 있어서, 차동 증폭기의 출력값을 반전시키며, 2n-1(n은 자연수)개의 인버터로 구성시켜 소정 시간만큼 지연시키기 위한 반전 지연부; 차동 증폭기의 출력값을 비반전시키며, 2n(n은 자연수)개의 인버터로 구성시켜 소정 시간만큼 지연시키기 위한 비반전 지연부를 더 포함시키는 것을 특징으로 하는 위상 동기 루프.
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* Cited by examiner, † Cited by third party
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KR100761127B1 (ko) * 2006-02-20 2007-09-21 엘지전자 주식회사 위상동기루프 회로.
KR100830898B1 (ko) * 2006-09-15 2008-05-22 한국과학기술원 전압 제어 발진기의 출력 클럭으로 동작하는 스위치드커패시터 네트워크를 이용한 위상 고정 루프 및 제어방법
US9041443B2 (en) 2013-03-15 2015-05-26 Samsung Electronics Co., Ltd. Digital phase-locked loop using phase-to-digital converter, method of operating the same, and devices including the same

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