KR20210142908A - 버퍼 회로, 버퍼 회로를 포함하는 리시버 회로 및 리시버 회로를 포함하는 반도체 장치 - Google Patents

버퍼 회로, 버퍼 회로를 포함하는 리시버 회로 및 리시버 회로를 포함하는 반도체 장치 Download PDF

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KR20210142908A
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Abstract

본 기술은 내부 전압을 전원으로 사용하고, 제 1 인에이블 신호에 따라 데이터를 반전시켜 출력하도록 구성된 제 1 로직 게이트; 및 상기 내부 전압을 전원으로 사용하고, 상기 제 1 인에이블 신호에 따라 상기 제 1 로직 게이트의 출력을 반전시켜 제 1 버퍼 신호로서 출력하며, 외부 전압의 레벨에 따라 상기 제 1 버퍼 신호의 듀티 스큐를 보상하도록 구성된 제 2 로직 게이트를 포함할 수 있다.

Description

버퍼 회로, 버퍼 회로를 포함하는 리시버 회로 및 리시버 회로를 포함하는 반도체 장치{BUFFER CIRCUIT, RECEIVER CIRCUIT INCLUDING THE BUFFER CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE RECEIVER CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 버퍼 회로, 버퍼 회로를 포함하는 리시버 회로 및 리시버 회로를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 외부에서 제공되는 입력 신호를 입력 받기 위한 리시버 회로를 포함하고 있다.
리시버 회로는 이종 전원 전압 즉, 외부에서 제공되는 전원 전압(이하, 외부 전원 전압) 또는/및 내부에서 생성한 전원 전압(이하, 내부 전원 전압)에 따라 동작할 수 있다.
리시버 회로는 이종 전원 전압의 변동에 상관없이 안정적인 출력 특성을 가지도록 하는 것이 매우 중요하다.
본 발명의 실시예는 전원 전압의 변동에 상관없이 안정적인 출력 특성을 가질 수 있는 버퍼 회로, 버퍼 회로를 포함하는 리시버 회로 및 리시버 회로를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예는 내부 전압을 전원으로 사용하고, 제 1 인에이블 신호에 따라 데이터를 반전시켜 출력하도록 구성된 제 1 로직 게이트; 및 상기 내부 전압을 전원으로 사용하고, 상기 제 1 인에이블 신호에 따라 상기 제 1 로직 게이트의 출력을 반전시켜 제 1 버퍼 신호로서 출력하며, 외부 전압의 레벨에 따라 상기 제 1 버퍼 신호의 듀티 스큐를 보상하도록 구성된 제 2 로직 게이트를 포함할 수 있다.
본 발명의 실시예는 내부 전압을 전원으로 사용하며, 제 1 인에이블 신호에 따라 데이터를 수신하여 제 1 버퍼 신호로서 출력하고 외부 전압에 따라 상기 제 1 버퍼 신호의 듀티 스큐를 보상하도록 구성된 제 1 버퍼; 및 제 2 인에이블 신호에 따라 기준 전압에 응답하여 데이터를 수신하여 제 2 버퍼 신호로서 출력하도록 구성된 제 2 버퍼를 포함하며, 상기 제 1 버퍼의 출력단과 상기 제 2 버퍼의 출력단이 연결될 수 있다.
본 발명의 실시예는 내부 전압을 전원으로 사용하며, 제 1 인에이블 신호에 따라 데이터를 수신하여 제 1 버퍼 신호로서 출력하고 외부 전압에 따라 상기 제 1 버퍼 신호의 듀티 스큐를 보상하는 제 1 데이터 수신 동작을 수행하여 수신 데이터를 생성하도록 구성된 리시버 회로; 메모리 영역; 및 상기 수신 데이터를 상기 메모리 영역에 라이트하기 위한 회로 구성들을 포함 라이트 패스 회로를 포함할 수 있다.
본 기술은 전원 전압의 변동에 상관없이 안정적인 출력 특성을 가질 수 있으며, 레이아웃 면적을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 나타낸 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 나타낸 도면,
도 3은 본 발명의 실시예에 따른 리시버 회로의 구성을 나타낸 도면,
도 4는 도 3의 제 1 버퍼의 구성을 나타낸 도면,
도 5는 본 발명의 다른 실시예에 따른 리시버 회로의 구성을 나타낸 도면,
도 6은 도 5의 제 1 버퍼의 구성을 나타낸 도면이고,
도 7은 도 5의 제 1 버퍼의 회로 구성예를 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 시스템(100)은 반도체 장치(101) 및 메모리 컨트롤러(103)를 포함할 수 있다.
메모리 컨트롤러(103)는 반도체 장치(101)에 전원 전압, 데이터(DQ), 기준 전압(VREF) 또는/및 제어신호(CTRL)를 제공할 수 있다.
전원 전압은 반도체 장치(101)의 동작을 위한 전원으로서, 이하, 외부 전압(VCCQ)이라 칭하기로 한다.
제어신호(CTRL)는 복수의 신호들 즉, 커맨드, 어드레스 및 반도체 장치(101)의 데이터 수신을 제어하기 위한 각종 신호를 포함할 수 있다.
데이터 수신을 제어하기 위한 각종 신호는 반도체 장치(101)의 동작 모드에 따라 다른 값을 가질 수 있다. 데이터 수신을 제어하기 위한 각종 신호는 예를 들어, 반도체 장치(101)의 스펙에 정해진 저속 모드/고속 모드 등에 따라 다른 값을 가질 수 있으며, 추후 설명하기로 한다.
메모리 컨트롤러(103)는 반도체 장치(101)에서 제공된 데이터(DQ)를 수신할 수 있다.
반도체 장치(101)는 DRAM과 같은 휘발성 메모리 장치 또는/및 NAND FLASH와 같은 비휘발성 메모리 장치를 포함할 수 있다.
반도체 장치(101)는 제어신호(CTRL)에 따라 메모리 컨트롤러(103)에서 제공된 데이터(DQ)를 수신하여 내부의 메모리 영역에 라이트하거나, 제어신호(CTRL)에 따라 내부의 메모리 영역에 기록된 데이터(DQ)를 리드하여 메모리 컨트롤러(103)에 제공할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 나타낸 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 장치(101)는 메모리 영역(110), 라이트 패스 회로(130), 패드 어레이(150) 및 리시버 회로(200)를 포함할 수 있다.
메모리 영역(110)은 휘발성 메모리 셀 어레이(예를 들어, DRAM) 또는/및 비휘발성 메모리 셀 어레이(예를 들어, NAND FLASH)와 메모리 셀 어레이와 메모리 영역(110) 외부의 데이터 입/출력을 위한 각종 회로를 포함할 수 있다.
라이트 패스 회로(130)는 수신 데이터(RXOUT)를 메모리 영역(110)에 라이트하기 위한 각종 회로 구성을 포함할 수 있다.
패드 어레이(150)는 데이터(DQ), 기준 전압(VREF) 및 제어신호(CTRL)를 수신하기 위한 패드들(151, 153, 155, ??)을 포함할 수 있다.
리시버 회로(RX)(200)는 제어신호(CTRL)에 따라 기준 전압(VREF)과 무관하게 데이터(DQ)를 수신하는 제 1 데이터 수신 동작과 기준 전압(VREF)에 응답하여 데이터(DQ)를 수신하는 제 2 데이터 수신 동작을 선택적으로 수행할 수 있다.
리시버 회로(200)는 제 1 데이터 수신 동작에 따른 결과 또는 제 2 데이터 수신 동작에 따른 결과를 수신 데이터(RXOUT)로서 출력할 수 있다.
도 3은 본 발명의 실시예에 따른 리시버 회로의 구성을 나타낸 도면이다.
도 2의 리시버 회로(200)는 다양한 방식으로 구현될 수 있으며, 도 3은 일 실시예에 따른 리시버 회로(200-1)의 구성을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 리시버 회로(200-1)는 제 1 버퍼 회로(BF1)(300), 제 2 버퍼 회로(BF2)(500) 및 다중화 회로(MUX)(700)를 포함할 수 있다.
제 1 버퍼(300)는 제 1 인에이블 신호(EN_CMOS)가 활성화되면 데이터(DQ)를 수신하여 제 1 버퍼 신호(BF1OUT)로서 출력하는 제 1 데이터 수신 동작을 수행할 수 있다.
제 1 버퍼(300)는 제 3 인에이블 신호(EN_VREFCMOS)가 비 활성화되면 제 1 버퍼 신호(BF1OUT)를 정해진 레벨로 고정시킴으로써 제 1 버퍼 신호(BF1OUT)의 천이가 발생하지 않도록 할 수 있다.
제 2 버퍼(500)는 제 2 인에이블 신호(EN_VREF)가 활성화되면 기준 전압(VREF)에 따라 데이터(DQ)를 수신하여 제 2 버퍼 신호(BF2OUT)로서 출력하는 제 2 데이터 수신 동작을 수행할 수 있다.
제 2 버퍼(500)는 제 3 인에이블 신호(EN_VREFCMOS)에 따라 제 2 버퍼 신호(BF2OUT)를 정해진 레벨로 고정시킴으로써 제 2 버퍼 신호(BF2OUT)의 천이가 발생하지 않도록 할 수 있다.
다중화 회로(700)는 제 2 인에이블 신호(EN_VREF)에 따라 제 1 버퍼 신호(BF1OUT)와 제 2 버퍼 신호(BF2OUT) 중에서 하나를 수신 데이터(RXOUT)로서 출력할 수 있다.
도 1 및 도 2를 참조하여 설명한 제어신호(CTRL)는 제 1 인에이블 신호(EN_CMOS), 제 2 인에이블 신호(EN_VREF) 및 제 3 인에이블 신호(EN_VREFCMOS)를 포함할 수 있다.
메모리 컨트롤러(103)는 반도체 장치(101)를 스펙에 정해진 저속 모드로 동작시킬 경우 제 1 인에이블 신호(EN_CMOS)를 예를 들어 하이 레벨로 활성화시키고, 제 2 인에이블 신호(EN_VREF)를 예를 들어 로우 레벨로 비 활성화시킬 수 있다. 저속 모드는 반도체 장치(101)의 동작 주파수가 스펙에 정해진 제 1 값으로 선택된 동작 모드를 의미할 수 있다. 제 1 인에이블 신호(EN_CMOS)가 활성화되고 제 2 인에이블 신호(EN_VREF)는 비 활성화됨에 따라 저속 동작에 적합한 제 1 버퍼(300)가 선택되어 제 1 데이터 수신 동작이 수행될 수 있다.
메모리 컨트롤러(103)는 반도체 장치(101)를 스펙에 정해진 고속 모드로 동작시킬 경우 제 1 인에이블 신호(EN_CMOS)를 로우 레벨로 비 활성화시키고, 제 2 인에이블 신호(EN_VREF)를 하이 레벨로 활성화시킬 수 있다. 고속 모드는 반도체 장치(101)의 동작 주파수가 스펙에 정해진 제 1 값에 비해 높은 제 2 값으로 선택된 동작 모드를 의미할 수 있다. 제 1 인에이블 신호(EN_CMOS)는 비 활성화되고 제 2 인에이블 신호(EN_VREF)가 활성화됨에 따라 고속 동작에 적합한 제 2 버퍼(500)가 선택되어 제 2 데이터 수신 동작이 수행될 수 있다.
제 3 인에이블 신호(EN_VREFCMOS)는 데이터 수신이 이루어지지 않는 동안 제 1 버퍼(300)와 제 2 버퍼(500)의 출력 레벨 천이를 방지하기 위한 신호이다. 제 3 인에이블 신호(EN_VREFCMOS)는 제 1 인에이블 신호(EN_CMOS)와 제 2 인에이블 신호(EN_VREF)가 모두 비 활성화된 경우에만 비 활성화되므로 제 1 인에이블 신호(EN_CMOS)와 제 2 인에이블 신호(EN_VREF)를 논리합하여 생성할 수 있다.
도 4는 도 3의 제 1 버퍼의 구성을 나타낸 도면이다.
도 4를 참조하면, 도 3의 제 1 버퍼(300)는 제 1 로직 게이트(310), 제 2 로직 게이트(330), 레벨 쉬프터(LS)(350), 제 3 로직 게이트(370) 및 제 4 로직 게이트(390)를 포함할 수 있다.
제 1 로직 게이트(310) 및 제 2 로직 게이트(330)는 외부 전압(VCCQ)에 따라 동작할 수 있다.
외부 전압(VCCQ)은 반도체 장치(101) 외부 예를 들어, 메모리 컨트롤러(103)에서 제공될 수 있다.
제 3 로직 게이트(370) 및 제 4 로직 게이트(390)는 내부 전압(VCCI)에 따라 동작할 수 있다.
내부 전압(VCCI)은 반도체 장치(101) 내부에서 외부 전압(VCCQ)을 이용하여 생성될 수 있다.
제 1 로직 게이트(310)는 낸드 게이트로 구성할 수 있으며, 제 1 인에이블 신호(EN_CMOS)가 하이 레벨이면 데이터(DQ)를 반전시켜 출력할 수 있다.
제 2 로직 게이트(330)는 인버터로 구성할 수 있으며, 제 1 로직 게이트(310)의 출력을 반전시켜 출력할 수 있다.
레벨 쉬프터(350)는 제 2 로직 게이트(330)의 출력 신호의 레벨을 내부 전압(VCCI) 레벨로 변환하여 출력할 수 있다.
제 3 로직 게이트(370) 및 제 4 로직 게이트(390)는 각각 인버터로 구성할 수 있으며, 레벨 쉬프터(350)의 출력을 버퍼링하여 제 1 버퍼 신호(BF1OUT)로서 출력할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 리시버 회로의 구성을 나타낸 도면이다.
도 2의 리시버 회로(200)는 다양한 방식으로 구현될 수 있으며, 도 5는 다른 실시예에 따른 리시버 회로(200-2)의 구성을 나타낸 도면이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 리시버 회로(200-2)는 제 1 버퍼 회로(BF1)(900) 및 제 2 버퍼 회로(BF2)(500)를 포함할 수 있다.
제 1 버퍼(900)는 내부 전압(VCCI)을 전원으로 사용하며, 제 1 인에이블 신호(EN_CMOS)가 활성화되면 데이터(DQ)를 수신하여 제 1 버퍼 신호(BF1OUT)로서 출력하고, 외부 전압(VCCQ)에 따라 제 1 버퍼 신호(BF1OUT)의 듀티 스큐를 보상하는 제 1 데이터 수신 동작을 수행하도록 구성될 수 있다.
제 1 버퍼(900)는 제 3 인에이블 신호(EN_VREFCMOS)가 비 활성화되면 제 1 버퍼 신호(BF1OUT)를 정해진 레벨로 고정시킴으로써 제 1 버퍼 신호(BF1OUT)의 천이가 발생하지 않도록 할 수 있다.
제 2 버퍼(500)는 제 2 인에이블 신호(EN_VREF)가 활성화되면 기준 전압(VREF)에 따라 데이터(DQ)를 수신하여 제 2 버퍼 신호(BF2OUT)로서 출력하는 제 2 데이터 수신 동작을 수행할 수 있다.
제 2 버퍼(500)는 제 3 인에이블 신호(EN_VREFCMOS)에 따라 제 2 버퍼 신호(BF2OUT)를 정해진 레벨로 고정시킴으로써 제 2 버퍼 신호(BF2OUT)의 천이가 발생하지 않도록 할 수 있다.
도 6은 도 5의 제 1 버퍼의 구성을 나타낸 도면이다.
도 6을 참조하면, 도 5의 제 1 버퍼(900)는 제 1 로직 게이트(910) 및 제 2 로직 게이트(920)를 포함할 수 있다.
제 1 로직 게이트(910) 및 제 2 로직 게이트(920)는 내부 전압(VCCI)을 전원으로 사용할 수 있다.
내부 전압(VCCI)에 따라 동작할 수 있다.
제 1 로직 게이트(910)는 트리 스테이트 인버터로 구성할 수 있으며, 제 1 인에이블 신호(EN_CMOS)가 하이 레벨이면 데이터(DQ)를 반전시켜 출력할 수 있다.
제 2 로직 게이트(920)는 트리 스테이트 인버터로 구성할 수 있으며, 제 1 인에이블 신호(EN_CMOS)가 하이 레벨이면 제 1 로직 게이트(910)의 출력을 반전시켜 제 1 버퍼 신호(BF1OUT)로서 출력할 수 있다.
제 2 로직 게이트(920)는 외부 전압(VCCQ)의 레벨에 따라 싱크 전류량을 조정하여 내부 전압(VCCI)과 외부 전압(VCCQ)의 차이에 따라 발생되는 제 1 버퍼 신호(BF1OUT)의 듀티 스큐를 보상할 수 있다.
제 2 로직 게이트(920)는 제 3 인에이블 신호(EN_VREFCMOS)가 비 활성화되면 제 1 버퍼 신호(BF1OUT)를 정해진 레벨로 고정시킴으로써 제 1 버퍼 신호(BF1OUT)의 천이가 발생하지 않도록 할 수 있다.
도 7은 도 5의 제 1 버퍼의 회로 구성예를 나타낸 도면이다.
도 7을 참조하면, 제 1 버퍼(900)의 제 1 로직 게이트(910)는 제 1 내지 제 5 트랜지스터(911 - 915)를 포함할 수 있다.
제 1 트랜지스터(911)는 소오스가 내부 전압(VCCI) 단과 연결되고, 게이트에 데이터(DQ)를 입력 받을 수 있다.
제 2 트랜지스터(912)는 소오스가 제 1 트랜지스터(911)의 드레인과 연결되고, 게이트에 반전된 제 1 인에이블 신호(ENB_CMOS)를 입력 받으며, 드레인이 제 1 출력 노드(916)와 연결될 수 있다.
반전된 제 1 인에이블 신호(ENB_CMOS)는 제 1 인에이블 신호(EN_CMOS)를 인버터를 통해 반전시켜 생성하거나, 반도체 장치(101) 외부에서 제공될 수 있다.
제 3 트랜지스터(913)는 소오스가 제 1 출력 노드(916)와 연결되고, 게이트에 제 1 인에이블 신호(EN_CMOS)를 입력 받을 수 있다.
제 4 트랜지스터(914)는 소오스가 제 3 트랜지스터(913)의 드레인과 연결되고, 게이트에 데이터(DQ)를 입력 받을 수 있다.
제 5 트랜지스터(915)는 소오스가 제 4 트랜지스터(914)의 드레인과 연결되고, 게이트에 제 1 인에이블 신호(EN_CMOS)를 입력 받으며, 드레인이 접지단과 연결될 수 있다.
제 1 로직 게이트(910)는 제 1 인에이블 신호(EN_CMOS)가 하이 레벨인 경우, 데이터(DQ)를 반전시켜 출력할 수 있다.
제 1 버퍼(900)의 제 2 로직 게이트(920)는 제 1 내지 제 6 트랜지스터(921 - 926)를 포함할 수 있다.
제 1 트랜지스터(921)는 소오스가 내부 전압(VCCI) 단과 연결되고, 게이트가 제 1 출력 노드에 연결될 수 있다.
제 2 트랜지스터(922)는 소오스가 제 1 트랜지스터(921)의 드레인과 연결되고, 게이트에 반전된 제 1 인에이블 신호(ENB_CMOS)를 입력 받으며, 드레인이 제 2 출력 노드(927)와 연결될 수 있다.
제 2 출력 노드(927)를 통해 제 1 버퍼 신호(BF1OUT)가 출력될 수 있다.
제 3 트랜지스터(923)는 소오스가 제 2 출력 노드(927)와 연결되고, 게이트에 제 1 인에이블 신호(EN_CMOS)를 입력 받을 수 있다.
제 4 트랜지스터(924)는 소오스가 제 3 트랜지스터(923)의 드레인과 연결되고, 게이트에 외부 전압(VCCQ)을 인가받을 수 있다.
제 4 트랜지스터(924)는 외부 전압(VCCQ)의 레벨에 따라 제 1 버퍼 신호(BF1OUT)의 듀티 스큐를 보상할 수 있다.
제 5 트랜지스터(925)는 소오스가 제 4 트랜지스터(924)의 드레인과 연결되고, 게이트가 제 1 출력 노드(916)와 연결될 수 있다.
제 6 트랜지스터(926)는 소오스가 제 5 트랜지스터(925)의 게이트 및 제 1 출력 노드(916)와 공통 연결되고, 게이트에 반전된 제 3 인에이블 신호(ENB_VREFCMOS)가 입력되며, 드레인이 접지단과 연결될 수 있다.
제 6 트랜지스터(926)는 제 3 인에이블 신호(EN_VREFCMOS)가 하이 레벨이면 제 1 버퍼 신호(BF1OUT)를 정해진 레벨로 고정시킴으로써 제 1 버퍼 신호(BF1OUT)의 천이가 발생하지 않도록 할 수 있다.
반전된 제 3 인에이블 신호(ENB_VREFCMOS)는 제 3 인에이블 신호(EN_VREFCMOS)를 인버터를 통해 반전시켜 생성하거나, 반도체 장치(101) 외부에서 제공될 수 있다.
제 2 로직 게이트(920)는 제 1 인에이블 신호(EN_CMOS)가 하이 레벨인 경우, 제 1 로직 게이트(910)의 출력 신호를 반전시켜 출력하며, 외부 전압(VCCQ)과 내부 전압(VCCI)의 레벨 차이에 따른 제 1 버퍼 신호(BF1OUT)의 듀티 증가를 방지할 수 있다.
외부 전압(VCCQ)의 레벨이 내부 전압(VCCI)에 비해 높을 경우 제 1 버퍼 신호(BF1OUT)의 듀티가 목표 값 이상으로 증가할 수 있다.
따라서 외부 전압(VCCQ) 레벨 상승에 의한 듀티 상승을 보상할 수 있도록 제 2 로직 게이트(920)의 제 4 트랜지스터(924)의 게이트에 외부 전압(VCCQ)을 인가하고, 외부 전압(VCCQ)의 레벨이 내부 전압(VCCI)에 비해 높아지는 경우 제 4 트랜지스터(924)를 통한 싱크 전류를 증가시킴으로써 제 1 버퍼 신호(BF1OUT)의 듀티 증가를 방지할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 내부 전압을 전원으로 사용하고, 제 1 인에이블 신호에 따라 데이터를 반전시켜 출력하도록 구성된 제 1 로직 게이트; 및
    상기 내부 전압을 전원으로 사용하고, 상기 제 1 인에이블 신호에 따라 상기 제 1 로직 게이트의 출력을 반전시켜 제 1 버퍼 신호로서 출력하며, 외부 전압의 레벨에 따라 상기 제 1 버퍼 신호의 듀티 스큐를 보상하도록 구성된 제 2 로직 게이트를 포함하는 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 제 1 로직 게이트는
    소오스에 상기 내부 전압이 인가되고, 게이트에 상기 데이터를 입력 받도록 구성된 제 1 트랜지스터,
    소오스가 상기 제 1 트랜지스터의 드레인과 연결되고, 게이트에 반전된 상기 제 1 인에이블 신호를 입력 받으며, 드레인이 상기 제 1 버퍼 신호를 출력하기 위한 출력 노드와 연결된 제 2 트랜지스터,
    소오스가 상기 제 1 버퍼 신호를 출력하기 위한 출력 노드와 연결되고, 게이트에 상기 제 1 인에이블 신호를 입력 받도록 구성된 제 3 트랜지스터, 및
    소오스가 상기 제 3 트랜지스터의 드레인과 연결되고, 게이트에 상기 데이터를 입력 받도록 구성된 제 4 트랜지스터를 포함하는 버퍼 회로.
  3. 제 1 항에 있어서,
    상기 제 2 로직 게이트는
    소오스에 상기 내부 전압을 인가받으며, 게이트에 상기 제 1 로직 게이트의 출력을 입력 받도록 구성된 제 1 트랜지스터,
    소오스가 상기 제 1 트랜지스터의 드레인과 연결되고, 게이트에 반전된 상기 제 1 인에이블 신호를 입력 받으며, 드레인이 상기 제 1 버퍼 신호를 출력하기 위한 출력 노드와 연결되도록 구성된 제 2 트랜지스터,
    소오스가 상기 제 1 버퍼 신호를 출력하기 위한 출력 노드와 연결되고, 게이트에 상기 제 1 인에이블 신호를 입력 받도록 구성된 제 3 트랜지스터,
    소오스가 상기 제 3 트랜지스터의 드레인과 연결되고, 게이트에 상기 외부 전압을 인가받으며, 상기 외부 전압에 따라 상기 제 1 버퍼 신호의 듀티 스큐를 보상하도록 구성된 제 4 트랜지스터, 및
    소오스가 상기 제 4 트랜지스터의 드레인과 연결되고, 게이트에 상기 제 1 로직 게이트의 출력을 입력받으며, 드레인이 접지단과 연결된 제 5 트랜지스터를 포함하는 버퍼 회로.
  4. 내부 전압을 전원으로 사용하며, 제 1 인에이블 신호에 따라 데이터를 수신하여 제 1 버퍼 신호로서 출력하고 외부 전압에 따라 상기 제 1 버퍼 신호의 듀티 스큐를 보상하도록 구성된 제 1 버퍼; 및
    제 2 인에이블 신호에 따라 기준 전압에 응답하여 데이터를 수신하여 제 2 버퍼 신호로서 출력하도록 구성된 제 2 버퍼를 포함하며,
    상기 제 1 버퍼의 출력단과 상기 제 2 버퍼의 출력단이 연결된 리시버 회로.
  5. 제 4 항에 있어서,
    상기 제 1 버퍼는 제 3 인에이블 신호에 따라 상기 제 1 버퍼 신호를 정해진 레벨로 고정시키도록 구성된 리시버 회로.
  6. 제 4 항에 있어서,
    상기 제 2 버퍼는 제 3 인에이블 신호에 따라 상기 제 2 버퍼 신호를 정해진 레벨로 고정시키도록 구성된 리시버 회로.
  7. 제 4 항에 있어서,
    상기 제 1 버퍼는
    상기 내부 전압을 전원으로 사용하고, 상기 제 1 인에이블 신호에 따라 상기 데이터를 반전시켜 출력하도록 구성된 제 1 로직 게이트, 및
    상기 내부 전압을 전원으로 사용하고, 상기 제 1 인에이블 신호에 따라 상기 제 1 로직 게이트의 출력을 반전시켜 상기 제 1 버퍼 신호로서 출력하며, 상기 외부 전압의 레벨에 따라 상기 제 1 버퍼 신호의 듀티 스큐를 보상하도록 구성된 제 2 로직 게이트를 포함하는 리시버 회로.
  8. 제 7 항에 있어서,
    상기 제 1 로직 게이트는
    소오스에 상기 내부 전압이 인가되고, 게이트에 상기 데이터를 입력 받도록 구성된 제 1 트랜지스터,
    소오스가 상기 제 1 트랜지스터의 드레인과 연결되고, 게이트에 반전된 상기 제 1 인에이블 신호를 입력 받으며, 드레인이 상기 제 1 버퍼 신호를 출력하기 위한 출력 노드와 연결된 제 2 트랜지스터,
    소오스가 상기 제 1 버퍼 신호를 출력하기 위한 출력 노드와 연결되고, 게이트에 상기 제 1 인에이블 신호를 입력 받도록 구성된 제 3 트랜지스터, 및
    소오스가 상기 제 3 트랜지스터의 드레인과 연결되고, 게이트에 상기 데이터를 입력 받도록 구성된 제 4 트랜지스터를 포함하는 리시버 회로.
  9. 제 7 항에 있어서,
    상기 제 2 로직 게이트는
    소오스에 상기 내부 전압을 인가받으며, 게이트에 상기 제 1 로직 게이트의 출력을 입력 받도록 구성된 제 1 트랜지스터,
    소오스가 상기 제 1 트랜지스터의 드레인과 연결되고, 게이트에 반전된 상기 제 1 인에이블 신호를 입력 받으며, 드레인이 상기 제 1 버퍼 신호를 출력하기 위한 출력 노드와 연결되도록 구성된 제 2 트랜지스터,
    소오스가 상기 제 1 버퍼 신호를 출력하기 위한 출력 노드와 연결되고, 게이트에 상기 제 1 인에이블 신호를 입력 받도록 구성된 제 3 트랜지스터,
    소오스가 상기 제 3 트랜지스터의 드레인과 연결되고, 게이트에 상기 외부 전압을 인가받으며, 상기 외부 전압에 따라 상기 제 1 버퍼 신호의 듀티 스큐를 보상하도록 구성된 제 4 트랜지스터, 및
    소오스가 상기 제 4 트랜지스터의 드레인과 연결되고, 게이트에 상기 제 1 로직 게이트의 출력을 입력받으며, 드레인이 접지단과 연결된 제 5 트랜지스터를 포함하는 리시버 회로.
  10. 내부 전압을 전원으로 사용하며, 제 1 인에이블 신호에 따라 데이터를 수신하여 제 1 버퍼 신호로서 출력하고 외부 전압에 따라 상기 제 1 버퍼 신호의 듀티 스큐를 보상하는 제 1 데이터 수신 동작을 수행하여 수신 데이터를 생성하도록 구성된 리시버 회로;
    메모리 영역; 및
    상기 수신 데이터를 상기 메모리 영역에 라이트하기 위한 회로 구성들을 포함 라이트 패스 회로를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 메모리 영역은
    휘발성 메모리 셀 어레이 또는/및 비휘발성 메모리 셀 어레이를 포함하는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 리시버 회로는
    제 2 인에이블 신호에 따라 기준 전압에 응답하여 상기 데이터를 수신하여 제 2 버퍼 신호로서 출력하는 제 2 데이터 수신 동작을 수행하도록 구성되는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 반도체 장치가 스펙에 정해진 저속 모드로 동작하도록 설정된 경우 상기 반도체 장치 외부에서 상기 제 2 인에이블 신호를 비 활성화시키고 상기 제 1 인에이블 신호를 활성화시킴에 따라 상기 제 1 데이터 수신 동작이 수행되도록 구성된 반도체 장치.
  14. 제 13 항에 있어서,
    상기 반도체 장치가 스펙에 정해진 고속 모드로 동작하도록 설정된 경우 상기 반도체 장치 외부에서 상기 제 1 인에이블 신호를 비 활성화시키고 상기 제 2 인에이블 신호를 활성화시킴에 따라 상기 제 2 데이터 수신 동작이 수행되도록 구성된 반도체 장치.
  15. 제 12 항에 있어서,
    상기 리시버 회로는
    상기 내부 전압을 전원으로 사용하며, 상기 제 1 인에이블 신호에 따라 상기 데이터를 수신하여 상기 제 1 버퍼 신호로서 출력하고 상기 외부 전압에 따라 상기 제 1 버퍼 신호의 듀티 스큐를 보상하도록 구성된 제 1 버퍼, 및
    상기 제 2 인에이블 신호에 따라 상기 기준 전압에 응답하여 상기 데이터를 수신하여 상기 제 2 버퍼 신호로서 출력하도록 구성된 제 2 버퍼를 포함하며,
    상기 제 1 버퍼의 출력단과 상기 제 2 버퍼의 출력단이 연결된 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 버퍼는 제 3 인에이블 신호에 따라 상기 제 1 버퍼 신호를 정해진 레벨로 고정시키도록 구성된 반도체 장치.
  17. 제 15 항에 있어서,
    상기 제 2 버퍼는 제 3 인에이블 신호에 따라 상기 제 2 버퍼 신호를 정해진 레벨로 고정시키도록 구성된 반도체 장치.
  18. 제 15 항에 있어서,
    상기 제 1 버퍼는
    상기 내부 전압을 전원으로 사용하고, 상기 제 1 인에이블 신호에 따라 상기 데이터를 반전시켜 출력하도록 구성된 제 1 로직 게이트, 및
    상기 내부 전압을 전원으로 사용하고, 상기 제 1 인에이블 신호에 따라 상기 제 1 로직 게이트의 출력을 반전시켜 상기 제 1 버퍼 신호로서 출력하며, 상기 외부 전압의 레벨에 따라 상기 제 1 버퍼 신호의 듀티 스큐를 보상하도록 구성된 제 2 로직 게이트를 포함하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제 1 로직 게이트는
    소오스에 상기 내부 전압이 인가되고, 게이트에 상기 데이터를 입력 받도록 구성된 제 1 트랜지스터,
    소오스가 상기 제 1 트랜지스터의 드레인과 연결되고, 게이트에 반전된 상기 제 1 인에이블 신호를 입력 받으며, 드레인이 상기 제 1 버퍼 신호를 출력하기 위한 출력 노드와 연결된 제 2 트랜지스터,
    소오스가 상기 제 1 버퍼 신호를 출력하기 위한 출력 노드와 연결되고, 게이트에 상기 제 1 인에이블 신호를 입력 받도록 구성된 제 3 트랜지스터, 및
    소오스가 상기 제 3 트랜지스터의 드레인과 연결되고, 게이트에 상기 데이터를 입력 받도록 구성된 제 4 트랜지스터를 포함하는 반도체 장치.
  20. 제 18 항에 있어서,
    상기 제 2 로직 게이트는
    소오스에 상기 내부 전압을 인가받으며, 게이트에 상기 제 1 로직 게이트의 출력을 입력 받도록 구성된 제 1 트랜지스터,
    소오스가 상기 제 1 트랜지스터의 드레인과 연결되고, 게이트에 반전된 상기 제 1 인에이블 신호를 입력 받으며, 드레인이 상기 제 1 버퍼 신호를 출력하기 위한 출력 노드와 연결되도록 구성된 제 2 트랜지스터,
    소오스가 상기 제 1 버퍼 신호를 출력하기 위한 출력 노드와 연결되고, 게이트에 상기 제 1 인에이블 신호를 입력 받도록 구성된 제 3 트랜지스터,
    소오스가 상기 제 3 트랜지스터의 드레인과 연결되고, 게이트에 상기 외부 전압을 인가받으며, 상기 외부 전압에 따라 상기 제 1 버퍼 신호의 듀티 스큐를 보상하도록 구성된 제 4 트랜지스터, 및
    소오스가 상기 제 4 트랜지스터의 드레인과 연결되고, 게이트에 상기 제 1 로직 게이트의 출력을 입력받으며, 드레인이 접지단과 연결된 제 5 트랜지스터를 포함하는 반도체 장치.
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