ES2705045T3

ES2705045T3 - Circuito de recuperación de reloj para señales de datos de hilos múltiples

Info

Publication number: ES2705045T3
Application number: ES14712537T
Authority: ES
Inventors: Shoichiro Sengoku; Chulkyu Lee; George Alan Wiley; Joseph Cheung
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2013-03-07
Filing date: 2014-03-07
Publication date: 2019-03-21
Anticipated expiration: 2034-03-07
Also published as: KR102205823B1; WO2014138644A1; CN105027490A; EP2965459A1; CN105027490B; US9337997B2; US20160127121A1; US20140254733A1; JP2016513920A; EP2965482A1; JP2016514430A; CN105009535B; KR20150121718A; CN105009535A; US20140254732A1; US9673969B2; EP2965459B1; WO2014138640A1; US9363071B2; KR20150121724A

Abstract

Un circuito de recuperación de reloj, que comprende: un circuito receptor adaptado para decodificar una entrada de señal codificada diferencialmente en una pluralidad de líneas de datos, donde al menos un símbolo de datos se codifica diferencialmente en transiciones de estado de la señal codificada diferencialmente; y un circuito de extracción de reloj adaptado para obtener una señal de reloj a partir de señales de transición de estado derivadas de las transiciones de estado, en donde: el circuito de extracción de reloj incluye una instancia de retroalimentación retardada de una primera señal de transición de estado que se usa para obtener la señal de reloj; y el circuito de extracción de reloj está adaptado para usar la instancia de retroalimentación retardada de la primera señal de transición de estado para compensar la desviación en las diferentes líneas de datos y las fallas de transición de estado de los datos de máscara.

Description

DESCRIPCIÓN

Circuito de recuperación de reloj para señales de datos de hilos múltiples

[0001] La presente solicitud de patente reivindica prioridad a:

la Solicitud Provisional de Estados Unidos No. 61/774,247 titulada "Circuit To Recover A Clock Signal From Multiple Wire Data Signals That Changes State Every State Cycle And Is Immune To Data Inter-Lane Skew As Well As Data State Transition Glitches [Circuito para recuperar una señal de reloj de señales de datos de hilos múltiples que cambia el estado de cada ciclo del estado y es inmune a los desvíos entre líneas de datos, así como a las fallas en la transición del estado de los datos]", presentada el 7 de marzo de 2013,

la Solicitud Provisional de Estados Unidos No. 61/774,408 titulada "Transcoding Method For Multi-Wire Signaling That Embeds Clock Information In Transition Of Signal State [Procedimiento de transcodificación para la señalización de hilos múltiples que incorpora información de reloj en la transición del estado de la señal]", presentada el 7 de marzo de 2013, y

la Solicitud Provisional de Estados Unidos No. 61/778,768 titulada "Transcoding Method For Multi-Wire Signaling That Embeds Clock Information In Transition Of Signal State", presentada el 13 de marzo de 2013.

Campo

[0002] La presente divulgación se refiere a la transmisión de una señal de reloj dentro de los ciclos de una transferencia de señal de datos de hilos múltiples.

Antecedentes

[0003] En la transferencia de datos de señales múltiples, por ejemplo, la señalización diferencial de hilos múltiples, tales como la señalización diferencial de baja tensión trifásica o N-factorial (LVDS), la transcodificación (por ejemplo, la conversión de datos digital a digital de un tipo de codificación a otro) se puede hacer para incorporar la información de reloj de símbolo causando la transición del símbolo en cada ciclo de símbolos, en lugar de enviar información de reloj en líneas de datos independientes (rutas de transmisión diferenciales). Incorporar información de reloj mediante dicha transcodificación es una forma efectiva de minimizar la inclinación entre el reloj y las señales de datos, así como de eliminar la necesidad de un bucle de bloqueo de fase (PLL) para recuperar la información de reloj de las señales de datos.

[0004] Los circuitos de reloj y de recuperación de datos (CDR) son circuitos decodificadores que extraen señales de datos así como señales de reloj de múltiples señales de datos. Sin embargo, la recuperación del reloj a partir de señales de datos múltiples cuyas transiciones de estado representan eventos de reloj sufre a menudo impulsos de picos no intencionados en su señal de reloj recuperada debido a la desviación entre líneas de las señales de datos o las señales de falla por estados de señales de datos intermedios o no definibles en tiempos de transición de datos.

[0005] El documento US 2008/0212709 divulga una interfaz serial de alta velocidad. En un aspecto, la interfaz serial de alta velocidad usa una modulación trifásica para codificar datos e información de reloj de manera conjunta. Por consiguiente, se elimina la necesidad de corregir la desviación de los circuitos en el extremo receptor de la interfaz, lo que da como resultado una reducción del tiempo de inicio del enlace y una mejora de la eficiencia del enlace y el consumo de energía. En un modo de realización, la interfaz en serie de alta velocidad usa menos conductores de señal que los sistemas convencionales que tienen conductores independientes para datos e información de reloj. En otro modo de realización, la interfaz en serie permite que los datos se transmitan a cualquier velocidad sin que el extremo receptor tenga conocimiento previo de la velocidad de transmisión de datos. En otro aspecto, la interfaz en serie de alta velocidad usa modulación trifásica codificada por polaridad para codificar conjuntamente datos e información de reloj. Esto aumenta aún más la capacidad de enlace de la interfaz en serie al permitir que se transmita más de un bit en cualquier intervalo de baudios.

[0006] El documento US6763477 B1 divulga la transmisión a través de una interfaz de hilos múltiples que usa la codificación m-fuera-de-n con transiciones restringidas. En el receptor, la detección de estados cambiantes en la interfaz de hilos múltiples proporciona un reloj recuperado que puede suministrarse a una DLL para ajustar el ciclo de trabajo y la fase del reloj recuperado.

[0007] Por lo tanto, se necesita un circuito eficiente de eliminación de fallas que minimice los retardos analógicos y sea escalable en sistemas de señales múltiples que tengan diferentes números de conductores.

SUMARIO

[0008] Los aspectos de la presente divulgación para los que se solicita la protección se establecen en las reivindicaciones adjuntas. Se proporciona un circuito de recuperación de reloj que comprende un circuito receptor y un circuito de extracción de reloj. El circuito receptor puede adaptarse para decodificar una señal codificada diferencialmente en una pluralidad de líneas de datos, donde al menos un símbolo de datos se codifica diferencialmente en las transiciones de estado de la señal codificada diferencialmente. En un ejemplo, la pluralidad de líneas de datos es de tres o más líneas.

[0009] El circuito de extracción de reloj puede obtener una señal de reloj a partir de señales de transición de estado derivadas de las transiciones de estado mientras compensa la desviación en las diferentes líneas de datos, y enmascara fallas de transición de estado de datos. El circuito de extracción de reloj puede incluir una instancia de retroalimentación retardada de una primera señal de transición de estado (SDRCLK) que se use para obtener la señal de reloj.

[0010] En un primer ejemplo, el circuito de extracción de reloj puede incluir un comparador, un bloqueo de reinicio de configuración y un dispositivo de retardo analógico. El comparador puede comparar una primera instancia de la primera señal de transición de estado (SI) y una instancia de bloqueo de nivel de la primera señal de transición de estado (S) y emite una señal de comparación (NE). El bloqueo de reinicio de configuración puede recibir la señal de comparación (NE) del comparador y emite una versión filtrada de la señal de comparación (NEFLT). El dispositivo de retardo analógico puede recibir la versión filtrada de la señal de comparación (NEFLT) y emite una instancia retardada de la primera señal de transición de estado (SDRCLK), donde se usa la instancia retardada de la primera señal de transición de estado (SDRCLK) para obtener la señal de reloj (DDRCLK). El bloqueo de reinicio de configuración se puede reiniciar basándose en la instancia retardada de la primera señal de transición de estado (SDRCLK). El circuito de extracción de reloj puede incluir además un bloqueo de nivel que reciba la primera señal de transición de estado (SI) y emite la instancia de bloqueo de nivel de la primera señal de transición de estado (S), donde el bloqueo de nivel se activa basándose en la instancia retardada de la señal de transición de primer estado (SDRCLK).

[0011] En un segundo ejemplo, el circuito de extracción de reloj puede incluir un comparador, un bloqueo de reinicio de configuración, un primer dispositivo de retardo analógico, una lógica de un solo disparo y un segundo dispositivo de retardo analógico. El comparador puede comparar una primera instancia de la primera señal de transición de estado (SI) y una instancia de bloqueo de nivel de la primera señal de transición de estado (S) y emite una señal de comparación (NE). El bloqueo de reinicio de configuración puede recibir la señal de comparación (NE) del comparador y emite una versión filtrada de la señal de comparación (NEFLT). El primer dispositivo de retardo analógico puede recibir la versión filtrada de la señal de comparación (NEFLT) y emite una instancia retardada de la versión filtrada de la señal de comparación (NEDEL). La lógica de un solo disparo puede recibir la señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) y emite una segunda versión filtrada de la señal de comparación (NE1SHOT). El segundo dispositivo de retardo analógico puede recibir la segunda versión filtrada de la señal de comparación (NE1SHOT) y emite una instancia retardada de la primera señal de transición de estado (SDRCLK), donde se usa la instancia retardada de la primera señal de transición de estado (SDRCLK) para obtener la señal de reloj (DDRCLK). El bloqueo de reinicio de configuración se puede reiniciar basándose en la instancia retardada de la primera señal de transición de estado (SDRCLK). El circuito de extracción de reloj puede incluir además un bloqueo de nivel que reciba la primera señal de transición de estado (SI) y emite la instancia de bloqueo de nivel de la primera señal de transición de estado (S), donde el bloqueo de nivel se activa basándose en la instancia retardada de la señal de transición de primer estado (SDRCLK).

[0012] En un tercer ejemplo, el circuito de extracción de reloj puede incluir un comparador, un bloqueo de reinicio de configuración, un primer dispositivo de retardo analógico, una lógica de un solo disparo, un segundo dispositivo de retardo analógico y un tercer dispositivo de retardo analógico. El comparador puede comparar una primera instancia de la primera señal de transición de estado (SI) y una instancia de bloqueo de nivel de la primera señal de transición de estado (S) y emite una señal de comparación (NE). El bloqueo de reinicio de configuración puede recibir la señal de comparación (NE) del comparador y emite una versión filtrada de la señal de comparación (NEFLT), un primer dispositivo de retardo analógico que recibe la versión filtrada de la señal de comparación (NEFLT) y emite una instancia retardada de la versión filtrada de la señal de comparación (NEDEL). La lógica de un solo disparo puede recibir la señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) y emite una segunda versión filtrada de la señal de comparación (NE1SHOT). El segundo dispositivo de retardo analógico puede recibir la segunda versión filtrada de la señal de comparación (NE1SHOT) y emite una primera instancia retardada de la primera señal de transición de estado (SDRCLK0), donde se usa la primera instancia retardada de la primera señal de transición de estado (SDRCLK0) para obtener la señal de reloj. El tercer dispositivo de retardo analógico puede recibir la primera instancia retardada de la primera señal de transición de estado (SDRCLK0) y emite una segunda instancia retardada de la primera señal de transición de estado (SDRCLK). El bloqueo de reinicio de configuración puede reiniciarse basándose en la segunda instancia retardada de la primera señal de transición de estado (SDRCLK). El circuito de extracción de reloj puede incluir además un bloqueo de nivel que reciba la primera señal de transición de estado (SI) y emite la instancia de bloqueo de nivel de la primera señal de transición de estado (S), donde el bloqueo de nivel se activa basándose en la segunda instancia retardada de la primera señal de transición de estado (SDRCLK).

[0013] En un cuarto ejemplo, el circuito de extracción de reloj puede incluir un comparador, un bloqueo de reinicio de configuración, un primer dispositivo de retardo analógico, una lógica de un solo disparo, un segundo dispositivo de retardo analógico, un tercer dispositivo de retardo analógico y un circuito biestable [flip flop]. El comparador puede comparar una primera instancia de la primera señal de transición de estado (SI) y una instancia de bloqueo de nivel de la primera señal de transición de estado (S) y emite una señal de comparación (NE). El bloqueo de reinicio de configuración puede recibir la señal de comparación (NE) del comparador (1304) y emite una versión filtrada de la señal de comparación (NEFLT). El primer dispositivo de retardo analógico puede recibir la versión filtrada de la señal de comparación (NEFLT) y emite una instancia retardada de la versión filtrada de la señal de comparación (NEDEL). La lógica de un solo disparo puede recibir la señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) y emite una segunda versión filtrada de la señal de comparación (NE1SHOT). El segundo dispositivo de retardo analógico puede recibir la segunda versión filtrada de la señal de comparación (NE1SHOT) y emite una primera instancia retardada de la primera señal de transición de estado (SDRCLK1), donde se usa la primera instancia retardada de la primera señal de transición de estado (SDRCLK1) para obtener la señal de reloj. El tercer dispositivo de retardo analógico puede recibir la primera instancia retardada de la primera señal de transición de estado (SDRCLK1) y emite una segunda instancia retardada de la primera señal de transición de estado (SDRCLK2). El circuito biestable puede recibir la primera señal de transición de estado (SI) y emite a la instancia de bloqueo de nivel de la primera señal de transición de estado (S), donde el bloqueo de nivel se activa basándose en la primera instancia retardada de la primera señal de transición de estado (SDRCLK2). El bloqueo de reinicio de configuración puede reiniciarse basándose en la segunda instancia retardada de la primera señal de transición de estado (SDRCLK2).

[0014] También se proporciona un procedimiento para recuperar una señal de reloj. Se decodifica una señal codificada diferencialmente en una pluralidad de líneas de datos, donde al menos un símbolo de datos se codifica diferencialmente en las transiciones de estado de la señal codificada diferencialmente. Se obtiene una señal de reloj a partir de las señales de transición de estado derivadas de las transiciones de estado mientras se compensa la desviación en las diferentes líneas de datos, y se enmascaran fallas en la transición de estado de datos. Los datos se extraen de la señal codificada diferencialmente decodificada. La señal de reloj es una instancia de retroalimentación retardada de una primera señal de transición de estado (SDRCLK) que se usa para obtener la señal de reloj.

[0015] En un primer ejemplo, la señal de reloj se puede obtener: (a) comparando una primera instancia de la primera señal de transición de estado (SI) y una instancia de la primera señal de transición de estado (S) para proporcionar una señal de comparación (NE); (b) filtrando la señal de comparación (NE) para proporcionar una versión filtrada de la señal de comparación (NEFLT); y/o (c) retardando la versión filtrada de la señal de comparación (NEFLT) para proporcionar una instancia retardada de la primera señal de transición de estado (SDRCLK), donde se usa la instancia retardada de la primera señal de transición de estado (SDRCLK) para obtener la señal de reloj (DDRCLK).

[0016] En un segundo ejemplo, la señal de reloj se puede obtener: (a) comparando una primera instancia de la primera señal de transición de estado (SI) y una instancia de bloqueo de nivel de la primera señal de transición de estado (S) para proporcionar una señal de comparación (NE); (b) filtrando la señal de comparación (NE) para proporcionar una versión filtrada de la señal de comparación (NEFLT); (c) retardando la versión filtrada de la señal de comparación (NEFLT) para proporcionar una instancia retardada de la versión filtrada de la señal de comparación (NEDEL); (d) combinando lógicamente la señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) para obtener una segunda versión filtrada de la señal de comparación (NE1SHOT); y/o (d) retardando la segunda versión filtrada de la señal de comparación (NE1SHOT) para proporcionar una instancia retardada de la primera señal de transición de estado (SDRCLK), donde se usa la instancia retardada de la primera señal de transición de estado (SDRCLK) para generar la señal de reloj (DDRCLK).

[0017] En un tercer ejemplo, la señal de reloj se obtiene: (a) comparando una primera instancia de la primera señal de transición de estado (SI) y una instancia de bloqueo de nivel de la primera señal de transición de estado (S) para proporcionar una señal de comparación (NE); (b) filtrando la señal de comparación (NE) para proporcionar una versión filtrada de la señal de comparación (NEFLT); (c) retardando la versión filtrada de la señal de comparación (NEFLT) para proporcionar una instancia retardada de la versión filtrada de la señal de comparación (NEDEL); (d) combinando lógicamente la señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) para proporcionar una segunda versión filtrada de la señal de comparación (NE1SHOT); (e) retardando la segunda versión filtrada de la señal de comparación (NE1SHOT) para proporcionar una primera instancia retardada de la primera señal de transición de estado (SDRCLK0), donde se usa la primera instancia retardada de la primera señal de transición de estado (SDRCLK0) para generar la señal de reloj y/o (f) retardando la primera instancia retardada de la primera señal de transición de estado (SDRCLK0) para proporcionar una segunda instancia retardada de la primera señal de transición de estado (SDRCLK).

[0018] En un cuarto ejemplo, la señal de reloj se obtiene: (a) comparando una primera instancia de la primera señal de transición de estado (SI) y una instancia de bloqueo de nivel de la primera señal de transición de estado (S) para proporcionar una señal de comparación (NE); (b) filtrando la señal de comparación (NE) para proporcionar una versión filtrada de la señal de comparación (NEFLT); (c) retardando la versión filtrada de la señal de comparación (NEFLT) para proporcionar una instancia retardada de la versión filtrada de la señal de comparación (NEDEL); (d) combinando lógicamente la señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) para proporcionar una segunda versión filtrada de la señal de comparación (NE1SHOT); (e) retardando la segunda versión filtrada de la señal de comparación (NE1SHOT) para proporcionar una primera instancia retardada de la primera señal de transición de estado (SDRCLK1), donde se usa la primera instancia retardada de la primera señal de transición de estado (SDRCLK1) para generar la señal de reloj y/o (f) retardando la primera instancia retardada de la primera señal de transición de estado (SDRCLK1) para proporcionar una segunda instancia retardada de la primera señal de transición de estado (SDRCLK2). La instancia de bloqueo de nivel de la primera señal de transición de estado (S) se puede obtener a partir de un bloqueo de nivel que se active basándose en la primera instancia retardada de la primera señal de transición de estado (SDRCLK2).

DIBUJOS

[0019] Diversas características, la naturaleza y las ventajas pueden resultar evidentes a partir de la descripción detallada expuesta a continuación cuando se considera conjuntamente con los dibujos, en los que los mismos caracteres de referencia se identifican de manera correspondiente en toda su extensión.

La FIG. 1 ilustra un esquema de tres hilos de señalización diferencial entre un dispositivo transmisor y un dispositivo receptor basado en un diagrama de estado circular.

La FIG. 2 ilustra un circuito de recuperación de reloj de ejemplo (por ejemplo, un decodificador) que se puede usar para decodificar datos transmitidos de acuerdo con un esquema de tres hilos de señalización diferencial.

La FIG. 3 es un diagrama de temporización para el circuito de recuperación de reloj de la FIG. 2.

La FIG. 4 ilustra una solución al desvío entre líneas de la FIG. 3 en el que se introduce un retardo en el circuito de recuperación de reloj (decodificador), de modo que el estado no deseado se retarda lo suficiente como para que ya no cause una falla en el reloj recuperado RXCLK.

La FIG. 5 es un diagrama de temporización que ilustra un diagrama de temporización en el que se produce una falla en la transición AB que no puede enmascararse por el retardo.

La FIG. 6 es un circuito de recuperación de reloj alternativo en el que se usa un circuito de un solo disparo después del circuito receptor de datos para eliminar el desvío entre líneas.

La FIG. 7 ilustra que los periodos de transición de fallas pueden causar conmutaciones DDRCLK incorrectas o erróneas en el circuito de recuperación de reloj mostrado en la FIG. 6.

La FIG. 8 ilustra un esquema de transmisión de reloj y datos para un sistema de 4 hilos de señalización diferencial con información de reloj incorporada.

La FIG. 9 ilustra un esquema de transmisión de reloj y datos para un sistema de 4 hilos de señalización diferencial con información de reloj incorporada.

La FIG. 10 es un diagrama de temporización para las señales en el circuito CDR en la FIG. 9.

La FIG. 11 ilustra implementaciones a modo de ejemplo de diversos componentes de circuito para el circuito CDR de la FIG. 9.

La FIG. 12 ilustra otro esquema de transmisión de datos para un sistema de 4 hilos con información de reloj incorporada.

La FIG. 13 ilustra otro esquema de transmisión de datos para un sistema de 4 hilos con información de reloj incorporada.

La FIG. 14 es un procedimiento operacional en un dispositivo para recuperar una señal de reloj.

La FIG. 15 ilustra un primer procedimiento para extraer una señal de reloj.

La FIG. 16 ilustra un segundo procedimiento para extraer una señal de reloj.

La FIG. 17 ilustra un tercer procedimiento para extraer una señal de reloj.

La FIG. 18 ilustra un cuarto procedimiento para extraer una señal de reloj.

DESCRIPCIÓN DETALLADA

[0020] En la siguiente descripción, se dan detalles específicos para proporcionar una comprensión exhaustiva de los modos de realización. Sin embargo, se entenderá por un experto en la técnica que pueden llevarse a la práctica los modos de realización sin estos detalles específicos. Por ejemplo, pueden mostrarse circuitos en diagramas de bloques para no oscurecer los modos de realización con detalles innecesarios. En otros casos, pueden no mostrarse con detalle circuitos, estructuras y técnicas bien conocidos para no oscurecer los modos de realización.

Visión general

[0021] En este documento se proporcionan diversos circuitos de recuperación de reloj que implementan técnicas de eliminación de fallas con un número limitado de retardos analógicos.

[0022] En un ejemplo, un circuito receptor está adaptado para decodificar una señal codificada diferencialmente en una pluralidad de líneas de datos, donde al menos un símbolo de datos está codificado diferencialmente en las transiciones de estado de la señal codificada diferencialmente. Un circuito de extracción de reloj obtiene una señal de reloj a partir de las señales de transición de estado derivadas de las transiciones de estado mientras compensa la desviación en las diferentes líneas de datos y enmascara las fallas de transición de estado de datos.

[0023] Si bien ciertos ejemplos en el presente documento pueden describir un tipo particular de transmisión de hilos múltiples, se contempla que los circuitos de recuperación de reloj descritos en el presente documento pueden implementarse con muchos tipos diferentes de sistemas de transmisión de hilos múltiples.

Sistema de tres hilos de Transcodificación a modo de ejemplo con Información de Temporización Incorporada

[0024] La FIG. 1 ilustra un esquema trifásico de señalización diferencial entre un dispositivo transmisor 100 y un dispositivo receptor 101 basado en los estados definidos por señales diferenciales entre los conductores A, B y C. El dispositivo transmisor 100 y el dispositivo receptor 101 pueden comunicarse a través de un bus de líneas múltiples 108. En este ejemplo, se usan tres líneas A, B y C para el bus 108. El dispositivo receptor 101 puede incluir un receptor de tres puertos 110 para acoplar el dispositivo receptor 101 al bus 108.

[0025] En un ejemplo, la codificación de señal diferencial puede usarse para transmitir señales desde el dispositivo transmisor 100 al dispositivo receptor 101. Como consecuencia, cada uno de una pluralidad de receptores 112 puede configurarse para tomar dos de las tres líneas A, B y C y proporcionar una señal diferente. Por ejemplo, una primera línea A y una segunda línea B pueden servir para proporcionar una primera señal diferencial RX_AB 114, la segunda línea B y una tercera línea C pueden servir para proporcionar una segunda señal diferencial RX_BC 116, y la primera línea A y la tercera línea C pueden servir para proporcionar una tercera señal diferencial RX_CA 118 RX. Estas señales diferenciales 114, 116 y 118 pueden servir de entradas para un circuito decodificador 120. El circuito decodificador 120 decodifica las tres señales diferenciales RX_AB 114, RX_BC 116 y RX_CA 118 y emite los seis estados XM, YM, ZM, ZP, YP y XP.

[0026] Un diagrama de estado 103 ilustra los seis (6) estados XM, YM, ZM, ZP, YP y XP que pueden definirse por las señales diferenciales 114, 116 y 118 transportadas por los tres conductores A, B y C 108. Como se puede observar, los niveles de voltaje en las tres señales diferenciales 114, 116 y 118 pueden mapearse en diferentes combinaciones de unos (1) y ceros (0). Por ejemplo, los niveles de voltaje de señal diferencial para el estado XM pueden estar asociados con "011", el estado YM puede estar asociado con "101", el estado ZP puede estar asociado con "001", el estado ZM puede estar asociado con "110", el estado YP puede asociarse con "010", y el estado XP puede asociarse con "100".

[0027] Además de la información codificada en los estados (por ejemplo, 3 bits por estado), la información también puede codificarse basándose en las transiciones entre los estados. Tenga en cuenta que la transición entre dos estados cualquiera (XM, YM, ZM, ZP, YP y XP) se produce en un solo paso sin atravesar los estados intermedios. Como tales, los esquemas de transmisión de datos diferenciales basados en el diagrama de estado 103 estarían libres de problemas de decodificación de transición de estado.

[0028] Cada uno de los conductores del bus 108 puede accionarse alto, bajo, o no accionarse, con un solo conductor sin accionar en un solo ciclo. En un modo de realización, tres señales diferenciales, RX_AB 114, RX_BC 116 y RX_CA 118 (por ejemplo, recibidas por un decodificador 120 dentro del dispositivo receptor 101), se definen como voltaje diferencial positivo para la lógica 1 y como voltaje diferencial negativo para la lógica 0 entre el conductor A con respecto al conductor B, el conductor B con respecto al conductor C y el conductor C con respecto al conductor A, respectivamente. Las formas de onda de ejemplo de las tres señales diferenciales 114, 116 y 118 se ilustran en el diagrama 104.

[0029] Seis estados posibles (excluyendo los estados que causan una tensión diferencial cero entre el conductor A en relación con el conductor B, el conductor B en relación con el conductor C y el conductor C en relación con el conductor A) se definen como XM, y M, ZP, ZM, YP, XP y XM por los estados de las señales RX_AB 114, RX_BC 116 y RX_CA 118 de acuerdo con el diagrama de estado 103.

[0030] Las señales de estado correspondientes a los seis estados posibles XM, YM, ZP, ZM, YP, XP y XM se generan a partir de las señales diferenciales RX_AB 114, RX_BC 116 y RX CA 118 mediante un bloque decodificador 120 (DEC) en el dispositivo receptor 101, y las formas de onda a modo de ejemplo de las señales de estado se muestran en el diagrama 105.

[0031] En un modo de realización, una transición de estado de un estado, XM, YM, ZP, ZM, YP, XP o XM, a un estado diferente siempre se produce en cualquier ciclo individual de manera que una transición de estado representa datos a transmitir desde el dispositivo transmisor 100 al dispositivo receptor 101.

[0032] La FIG. 2 ilustra un circuito de recuperación de reloj 200 de ejemplo (por ejemplo, decodificador) que se puede usar para recuperar una señal de reloj de las señales de datos transmitidas de acuerdo con un esquema de tres hilos de señalización diferencial. También se pueden usar otras implementaciones de circuitos de recuperación de reloj como entendería un experto en la materia basándose en las enseñanzas en el presente documento. El circuito de recuperación de reloj 200 recibe las señales de entrada XP 202, YP 204, ZP 206, XM 208, YM 210 y ZM 212 de los circuitos analógicos anteriores (por ejemplo, del decodificador 120 en la FIG. 1). En cualquier momento, solo una de las señales XP 202, YP 204, ZP 206, XM 208, YM 210 y ZM 212 puede tener un valor de uno (como se ilustra en 105), según cuál de los estados de datos se haya producido. Las señales de entrada XP 202, YP 204, ZP 206, XM 208, y M 210 y ZM 212 están acopladas respectivamente a las entradas de reloj de los circuitos biestables D 11-16. Cada uno de los circuitos biestables D 11-16 tiene su entrada de datos D acoplada a una lógica, lo que causa que su salida Q tenga un valor de uno cada vez que su respectiva entrada de reloj experimente una transición de flanco ascendente. Por ejemplo, el circuito biestable D 11 tendrá una salida Q de uno cada vez que la señal de entrada 202 experimente una transición de flanco ascendente, o de manera equivalente, siempre que se produzca el estado A a B positivo. Como tal, los circuitos biestables D 11-16 capturan cuál de los seis estados acaba de producirse, como lo indican sus respectivas salidas Q. Dado que solo un estado puede producirse en cualquier momento, solo una de las salidas Q (de los circuitos biestables D 11-16) puede continuar teniendo un valor de uno en cualquier momento. Como se describirá con más detalle a continuación, habrá una breve superposición cada vez que se produzca un nuevo estado con las salidas Q correspondientes al estado actual y que el nuevo estado tenga un valor de uno durante el retardo para reiniciar los circuitos biestables.

[0033] Cuando cualquiera de los estados se capture por uno de los circuitos biestables D 11-16, los otros circuitos biestables se reiniciarán. En el circuito de recuperación de reloj 200, esto se logra usando las puertas OR 1-6, que generan señales de reinicio para los respectivos circuitos biestables D 11-16. Las puertas OR 1-6 reciben cada una como entradas impulsos causados por flancos ascendentes en las salidas Q de los circuitos biestables D 11-16, excepto la salida Q de su respectivo circuito biestable D y una señal de Reinicio 214. Por ejemplo, la puerta O 1 recibe impulsos causados por flancos ascendentes en las salidas Q 224, 226, 228, 230 y 232 (pero no en la salida Q 222 de su respectivo circuito biestable D 11) de los circuitos biestables D 12-16 y la señal de Reinicio 214. Por consiguiente, la salida de la puerta OR 1 será una cada vez que se produzca un estado que no sea de A a B positivo o si se afirma la señal de Reinicio 214. Por otro lado, cuando se produzca el estado A a B positivo y no se valide la señal de Reinicio 241, O la puerta 1 emitirá un valor de cero.

[0034] En un modo de realización, para garantizar que los circuitos biestables D 11-16 solo se reinician momentáneamente cuando se produce un estado no respectivo, las salidas Q de los circuitos biestables D 11-16 se acoplan a las puertas OR 1 -6 a través de un circuito, el cual garantiza que las puertas OR 1 -6 solo estén provistas de un pulso y no de una señal continua de valor uno. Por ejemplo, la salida Q 222 del circuito biestable D 11 está acoplada a las puertas OR 2-6 a través de una puerta AND 71. La puerta AND 71 recibe como entradas la salida 222 de Q y una versión invertida retardada de la salida Q 222. Tenga en cuenta que, justo antes de que el circuito biestable D 11 capture una ocurrencia de estado positivo de A a B, la salida de la puerta AND 71 es cero porque la salida Q 222 es cero (el circuito biestable D 11 se habría reiniciado previamente). Por otro lado, la versión invertida retardada de Q tiene un valor de uno. Cuando se produce la entrada positiva de A a B, la salida Q 222 cambia a uno. La versión invertida retardada de Q mantiene un valor de uno durante la duración del retardo (generado por un elemento de retardo como se ilustra) antes de cambiar a cero. Por consiguiente, durante la duración del retardo, la puerta AND 71 emitirá un valor de uno, creando un pulso que reinicie los circuitos biestables 12-16.

[0035] Los circuitos biestables D 21-26 se usan para generar una señal de reloj de frecuencia de datos doble Rx_clk 216, que hace la transición cada vez que se presenta una nueva entrada. Los circuitos biestables D 21-26 reciben respectivamente como entradas de reloj las señales de entrada 202, 204, 206, 208, 210 y 212. Los circuitos biestables D 21 -26 también reciben la señal de Reinicio 214. Como se muestra en la FIG. 2, cada uno de los circuitos biestables D 21-26 tiene su salida Q_bar retroalimentada a su entrada de datos D. Como tal, para cada uno de los circuitos biestables D 21-26, cada vez que su respectiva señal de reloj de entrada experimente una transición de flanco ascendente, su salida de barra Q conmutará de uno a cero o de cero a uno. Las salidas de barra Q de los circuitos biestables D 21-26 se introducen juntas a través de las puertas XOR 35 y 36, como se ilustra en la FIG. 2. Las salidas de las puertas XOR 35 y 36 se introducen, a su vez, juntas a través de la puerta XOR 37. La puerta XOR 37 emitirá un valor de uno siempre que un número impar de las salidas Q_bar de los circuitos biestables D 21-26 tengan un valor de uno. Puesto que solo una de las salidas Q_bar de los circuitos biestables D 21 -26 conmutará a la vez mientras que las otras mantendrán el mismo valor, la salida de XOR 37 conmutará para cada cambio en las entradas 202, 204, 206, 208, 210, y 212. Esto genera una doble señal de reloj de velocidad de datos Rx_Clk 216. En un modo de realización, se usa un elemento de retardo 62 para asegurar que la señal Rx_Clk esté sincronizada con las otras señales que emiten por el circuito de recuperación de reloj 200.

[0036] La FIG. 3 es un diagrama de temporización para el circuito de recuperación de reloj 200 de la FIG. 2. En particular, este diagrama de tiempo ilustra que la desviación entre líneas 300, (por ejemplo, la diferencia de tiempo entre la línea AB 301 y la línea 303 de BC) puede causar que se detecte un estado no deseado 302. Esto puede dar como resultado una conmutación adicional 304 en el reloj de velocidad de datos doble recuperado RXCLK 308 (RXCLK) que es fatal en las comunicaciones de datos. También se muestra un diagrama de temporización 310 de las señales de temporización (correctas) previstas sin estado no deseado.

[0037] La FIG. 4 ilustra un circuito decodificador 420 que puede servir para eliminar la desviación entre líneas de la FIG. 3. En un ejemplo, el circuito decodificador 420 puede ser el circuito decodificador 120 en la FIG.1. Para abordar el desvío entre líneas de la FIG. 3, se introduce un retardo 402, 404, 406, 408, 410, 412 en el circuito decodificador 420 (decodificador) para causar que el estado no deseado 414 se retarde 416 lo suficiente para que ya no cause una falla en el reloj recuperado RXCLK. En relación con la línea ZM 312 en la FIG. 3, la línea Zm 412 en la FIG. 4 ya no tiene una falla. El problema con esta solución es que se necesitan retardos adicionales a medida que se añaden más hilos. Por ejemplo, en un sistema N-factorial (N!), para un sistema de cuatro hilos, se necesitarían veinticuatro (24) retardos, para un sistema de cinco hilos, se necesitarían ciento veinte (120) retardos. Adicionalmente, dichos retardos deben ser lo suficientemente largos para adaptarse a las fallas causadas por la desviación entre líneas, pero esto es un desperdicio y puede degradar el rendimiento del decodificador.

[0038] La FIG. 5 es un diagrama de temporización que ilustra un diagrama de temporización en el que se produce una falla 502 en la transición AB que no puede enmascararse por el retardo 402 (la FIG. 4). Como consecuencia, dicha falla se propaga 504 a pesar de que el retardo 402 se use en el decodificador 420.

[0039] La FIG. 6 es un circuito de recuperación de reloj alternativo en el que se usa un circuito de un solo disparo 602 después del circuito receptor de datos para eliminar la desviación entre líneas. Este circuito de un solo disparo 602 (que incluye retardos 604, 606, 608, puertas XOR 610, 612 y 614 y una puerta OR 616) activa el flanco descendente de la línea SDRCLK 618 para recuperar un DDRCLK 620. Una ventaja de este circuito 602 es que solo se usan tantos retardos como líneas (es decir, tres líneas A, B, C y tres retardos 604, 606 y 608), por lo que se escala mejor que el circuito en las FIGS. 4 y 5 (que requieren más retardos para las mismas tres líneas). Sin embargo, este circuito no aborda el problema de las fallas, debido a la desviación entre líneas, dentro de los períodos de transición ilustrados en la FIG. 5.

[0040] La FIG. 7 ilustra que los periodos de transición de una falla 702 y 704 pueden causar conmutaciones DDRCLK incorrectas o erróneas 706 y 708. Los modos de realización de la invención se describen a continuación como circuito y procedimiento a modo de ejemplo.

Circuito y Procedimiento de Extracción de Reloj Escalable a modo de ejemplo

[0041] De acuerdo con un ejemplo, se proporciona un circuito de recuperación de reloj que incluye un circuito receptor y un circuito de extracción de reloj. El circuito receptor puede adaptarse para decodificar una señal codificada diferencialmente en una pluralidad de líneas de datos, donde al menos un símbolo de datos se codifica diferencialmente en las transiciones de estado de la señal codificada diferencialmente. El circuito de extracción de reloj puede obtener una señal de reloj a partir de señales de transición de estado derivadas de las transiciones de estado mientras compensa la desviación en las diferentes líneas de datos y enmascara fallas de transición de estado de datos. En diversos ejemplos, la pluralidad de líneas de datos puede ser de tres o más líneas. El circuito de extracción de reloj puede incluir una instancia de retroalimentación retardada de una primera señal de transición de estado (SDRCLK) que se use para obtener la señal de reloj.

[0042] La FIG. 14 es un procedimiento operacional en un dispositivo para recuperar una señal de reloj. Una señal codificada diferencialmente en una pluralidad de líneas de datos puede decodificarse, donde al menos un símbolo de datos está codificado diferencialmente en las transiciones de estado de la señal codificada diferencialmente 1402. Se puede obtener una señal de reloj a partir de señales de transición de estado derivadas de las transiciones de estado mientras se compensa la desviación en las diferentes líneas de datos y se enmascaran las fallas de transición de estado de datos 1404. Adicionalmente, los datos pueden extraerse de la señal codificada diferencialmente decodificada 1406. La señal de reloj puede ser una instancia de retroalimentación retardada de una primera señal de transición de estado (SDRCLK) que se usa para obtener la señal de reloj.

Primer Sistema de Transmisión de Hilos Múltiples a modo de ejemplo con Extracción de Reloj Escalable

[0043] La FIG. 8 ilustra un esquema de transmisión de datos y reloj para un sistema de 4 hilos 800 con información de reloj incorporada. Como se puede apreciar aquí, para cada salida de señal sin procesar SI de cada receptor diferente, hay un tiempo de configuración entre los símbolos S0, S1, S2, ..., durante el cual el estado de esa línea es inestable. El sistema actual de cuatro hilos 800 usa un bloqueo de nivel 810, un comparador 804 y un bloqueo 806, y un retardo analógico 808 para generar una señal S en un retardo que sirva para reiniciar la propia señal S.

[0044] Este circuito de extracción de reloj incluye un comparador 804, un bloqueo de reinicio de configuración 806, un dispositivo de retardo analógico 808 y un bloqueo de nivel (en bus) 810. El comparador 804 puede comparar una primera instancia de la primera señal de transición de estado (SI) y una instancia de bloqueo de nivel de la primera señal de transición de estado (S) y emite una señal de comparación (NE). El bloqueo de reinicio de configuración 806 puede recibir la señal de comparación (NE) del comparador 804 y emite una versión filtrada de la señal de comparación (NEFLT). El dispositivo de retardo analógico 808 puede recibir la versión filtrada de la señal de comparación (NEFLT) y emite una instancia retardada de la primera señal de transición de estado (SDRCLK), donde se usa la instancia retardada de la primera señal de transición de estado (SDRCLK) para generar la señal de reloj (DDRCLK).

[0045] El bloqueo de nivel 810 puede recibir la primera señal de transición de estado (SI) y emite la instancia de bloqueo de nivel de la primera señal de transición de estado (S), donde el bloqueo de nivel 810 se activa basándose en la instancia retardada de la primera señal de transición de estado (SDRCLK).

[0046] En un ejemplo, el comparador 804 puede comparar la señal SI y una señal S (emitida desde el bloqueo de nivel 810) y genera una señal NE no igual que sirve de entrada en el bloqueo 806. El comparador 804 emite un Alto cuando las señales SI y S no son iguales (es decir, son símbolos diferentes) y un Bajo cuando las señales SI y S son iguales (es decir, son el mismo símbolo).

[0047] Como puede apreciarse en el diagrama de temporización 812, la señal S es solo una versión retardada y filtrada de la señal SI, donde las fallas se han eliminado debido al retardo 808. Es importante destacar que el comparador 804 y el retardo de la señal S causa que los fallas de configuración en la señal NE se enmascaren en la señal NEFLT. Como resultado, la retroalimentación y los retardos en este circuito, la SDRCLK 816 y la DDRCLK 814 son resistentes a la desviación de la línea y a las fallas en las transiciones de los símbolos.

[0048] Las siguientes definiciones se usan en la señal del diagrama de temporización 812:

tsim: un período de ciclo de símbolo,

tSU: tiempo de configuración de SI para los bloqueos de nivel 810 referenciados al flanco ascendente (de ataque) de SDRCLK 816,

tHD: tiempo de retención de SI para los bloqueos de nivel 810 referenciados al borde descendente (de salida) de SDRCLK 816,

tdNE: retardo de propagación del comparador 804,

tdRST: tiempo de reinicio del bloqueo de reinicio de configuración 806 del flanco ascendente (de ataque) de SDRCLK 816.

[0049] Inicialmente, las señales SI y S mantienen el valor del símbolo anterior S0 822. Las señales NE, NEFLT y SDRCLK son cero. La DDRCLK 814 es estable pero puede ser alta o baja.

[0050] Cuando se recibe un nuevo valor de símbolo S1 824, causa que la señal SI comience a cambiar su valor. El valor SI puede ser diferente de S1 824 (datos válidos) debido a la posibilidad de recibir los estados intermedios o indeterminados 826 de la transición de la señal (de S0 a SI) que pueden causarse, por ejemplo, por una desviación entre líneas, sobre/bajo disparo, diafonía, etc.

[0051] La señal NE se convierte en alta tan pronto como el comparador 804 detecta un valor diferente entre SI y S, y eso establece de manera asíncrona la salida 806 del bloqueo de reinicio de configuración, señal NEFLT, alta después de tdNE, que mantiene su estado alto hasta que se reinicia por un estado alto de SDRCLK 816 que llegará aproximadamente un período de retardo (causado por el retardo analógico 808) después del aumento de la señal NEFLT.

[0052] Los estados intermedios en SI (datos no válidos) pueden contener un período corto de valor de símbolo S0 822, lo que causa que la señal de NE de la salida del comparador 804 se vuelva baja durante un período corto (picos de 828 en la señal de NE). El estado bajo de la señal del NE no afectará la salida del bloqueo de reinicio de configuración 806, la señal del NEFLT, ya que el bloqueo de reinicio de configuración 806 filtra efectivamente los picos en la señal del NE antes de emitir la señal del NEFLT.

[0053] El estado alto de la señal NEFLT se propaga a la señal SDRCLK 816 después de un período de retardo 830 causado por el retardo analógico 808.

[0054] El estado alto de la señal SDRCLK 816 reinicia la salida del bloqueo de reinicio de configuración 806, la señal NEFLT, a baja después de tdRST. El estado alto de la señal SDRCLK 816 también activa el bloqueo de nivel 810 para que el valor de señal SI se emita a la señal S.

[0055] El comparador 804 detecta que la señal S (símbolo S1 832) coincide con el símbolo S1 824 de la señal SI, y cambia su salida, la señal NE, a baja.

[0056] El estado bajo de la señal NEFLT se propaga a la señal SDRCLK 816 después de un período de retardo 834 causado por el retardo analógico 808.

[0057] El flanco descendente (de salida) 836 de la señal SDRCLK 816 causa que la señal DDRCLK conmute 838 después del retardo de propagación de su red de árbol de reloj.

[0058] Cuando se recibe un nuevo valor de símbolo S2, la señal SI comienza a cambiar su valor al siguiente símbolo S2 840 después de tHD desde el último flanco descendente (de salida) de la señal SDRCLK.

[0059] La restricción de tiempo para el período del ciclo del símbolo tSIM puede ser como sigue:

tdNE Retardox2 tdRST tHD < tSIM.

Más específicamente, el tiempo de ciclo del símbolo tSIM debe ser mayor que el total de: dos períodos de retardo, tHD, tdNE y tdRST. Si el total de estos cuatro periodos de tiempo excede el período tSIM, el flanco de salida de SDRCLK se superpone al siguiente ciclo de símbolos, lo que desactiva la configuración de la señal NEFLT para el período de superposición. Tenga en cuenta que la cantidad de superposición se acumula de un ciclo a otro y, en última instancia, da como resultado una pérdida (salto) de un símbolo completo.

[0060] La restricción de tiempo para el tiempo de configuración tSU puede ser la siguiente:

tdNE Retardo > tSU.

Más específicamente, el tiempo de configuración tSU debe ser mayor que el total de: un período de retardo y tdNE. Si no se cumple esta condición, el bloqueo de nivel 810 propaga un estado intermedio no válido de la señal de entrada SI a la señal S.

[0061] La FIG. 15 ilustra un primer procedimiento para extraer una señal de reloj. En un ejemplo, este procedimiento puede implementarse por el circuito ilustrado en la FIG. 8. Una primera instancia de la primera señal de transición de estado (SI) se compara con una instancia de bloqueo de nivel de la primera señal de transición de estado (S) para proporcionar una señal de comparación (NE) 1502. La señal de comparación (NE) se filtra para proporcionar una versión filtrada de la señal de comparación (NEFLT) 1504. La versión filtrada de la señal de comparación (NEFLT) se retarda para proporcionar una instancia retardada de la primera señal de transición de estado (SDRCLK), donde se usa la instancia retardada de la primera señal de transición de estado (SDRCLK) para obtener la señal de reloj (DDRCLK) 1506. La instancia retardada de la primera señal de transición de estado (SDRCLK) sirve para activar un bloqueo de nivel que permite la instancia de bloqueo de nivel de la primera señal de transición de estado (S) 1508. La instancia retardada de la primera señal de transición de estado (SDRCLK) también sirve para reiniciar un bloqueo de reinicio de configuración que proporcione la versión filtrada de la señal de comparación (NEFLT) 1510.

Segundo Sistema de Transmisión de Hilos Múltiples a modo de ejemplo con Extracción de Reloj Escalable

[0062] La FIG. 9 ilustra un esquema de transmisión de datos y reloj para un sistema de 4 hilos con información de reloj incorporada. Este circuito CDR es similar al de la FIG. 8, pero se ha introducido un retardo analógico 902 adicional junto con una lógica de un solo disparo 902/903.

[0063] Este circuito de extracción de reloj incluye un comparador 904, un bloqueo de reinicio de configuración 906, un primer dispositivo de retardo analógico 902, una lógica de un solo disparo 902/903, un segundo dispositivo de retardo analógico 908 y un bloqueo de nivel 910. El comparador 904 puede comparar una primera instancia de la primera señal de transición de estado (SI) y una instancia de bloqueo de nivel de la primera señal de transición de estado (S) y emite una señal de comparación (NE). El bloqueo de reinicio de configuración 906 puede recibir la señal de comparación (NE) del comparador 904 y emite una versión filtrada de la señal de comparación (NEFLT). El primer dispositivo de retardo analógico 902 puede recibir la versión filtrada de la señal de comparación (NEFLT) y emite una instancia retardada de la versión filtrada de la señal de comparación (NEDEL). La lógica de un solo disparo 902/903 puede recibir la señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) y emite una segunda versión filtrada de la señal de comparación (NE1SHOT). El segundo dispositivo de retardo analógico 908 puede recibir la segunda versión filtrada de la señal de comparación (NE1SHOT) y emite una instancia retardada de la primera señal de transición de estado (SDRCLK), donde se usa la instancia retardada de la primera señal de transición de estado (SDRCLK) para generar la señal de reloj (DDRCLK). El bloqueo de reinicio de configuración 906 puede reiniciarse basándose en la instancia retardada de la primera señal de transición de estado (SDRCLK). El bloqueo de nivel 910 puede recibir la primera señal de transición de estado (SI) y emite la instancia de bloqueo de nivel de la primera señal de transición de estado (S), donde el bloqueo de nivel 910 se activa basándose en el retardo de la primera señal de transición de estado (SDRCLK).

[0064] Como puede apreciarse en el diagrama de temporización 912, el pequeño retardo P 902 introducido proporciona más márgenes para el tiempo de configuración entre símbolos.

[0065] Las siguientes definiciones se usan en la señal del diagrama de temporización 912:

tsim: un período de ciclo de símbolo,

tSU: tiempo de configuración de SI para los bloqueos de nivel 910 referenciados al flanco ascendente (de ataque) de SDRCLK 916,

tHD: tiempo de retención de SI para los bloqueos de nivel 910 referenciados al borde descendente (de salida) de SDRCLK 916,

tdNE: retardo de propagación del comparador 904,

tdRST: tiempo de reinicio del bloqueo de reinicio de configuración 906 desde el flanco ascendente (de ataque) de SDRCLK 916,

td1S: retardo de propagación de la lógica de un solo disparo 903.

[0066] Inicialmente, las señales SI y S mantienen el valor del símbolo SymO 922 anterior. Las señales NE, NEFLT y SDRCLK son cero. La DDRCLK 914 es estable pero puede ser alta o baja.

[0067] Cuando se recibe un nuevo valor de símbolo Syml 924, causa que la señal SI comience a cambiar su valor. El valor de SI puede ser diferente de Syml 924 (datos válidos) debido a la posibilidad de recibir los estados intermedios o indeterminados 926 de la transición de la señal (de SymO a Syml) que puede causarse, por ejemplo, por una desviación entre hilos, sobre/bajo disparo, diafonía, etc.

[0068] La señal NE se convierte en alta tan pronto como el comparador 904 detecta un valor diferente entre SI y S, y eso establece de manera asíncrona la salida del bloqueo de reinicio de configuración 906, la señal NEFLT, alta después de tdNE, que mantiene su estado alto hasta que se reinicia por un estado alto de SDRCLK 916 que llegará aproximadamente a un período de retardo S (causado por el retardo analógico 908) después de la elevación de la señal NEFLT.

[0069] Los estados intermedios en SI (datos no válidos) pueden contener un período corto del valor del símbolo SymO 922, lo que causa que la señal de NE de salida del comparador 904 se vuelva baja durante un período corto (picos de 928 en la señal NE). El estado bajo de la señal NE no afectará la salida del bloqueo de reinicio de configuración 906, la señal del NEFLT, ya que el bloqueo de reinicio de configuración 906 filtra efectivamente los picos en la señal del NE antes de emitir la señal NEFLT.

[0070] El circuito de un solo disparo (puerta lógica 903 con retardo analógico P 902) genera un estado alto en su salida, señal NE1SHOT, después de td1S desde el flanco ascendente de la señal NEFLT, y mantiene la señal NE1SHOT en un estado alto para el período de Retardo P 902 antes de convertirlo en un estado bajo.

[0071] El estado alto de la señal NE1SHOT se propaga a la señal SDRCLK 916 después de un período de retardo S 930 causado por el retardo analógico S 908.

[0072] El estado alto de la señal SDRCLK 916 reinicia la salida del bloqueo de reinicio de configuración 906, la señal NEFLT, a baja después de tdRST. El estado alto de la señal SDRCLK 916 también activa el bloqueo de nivel 910 para que el valor de señal SI se emita a la señal S.

[0073] El comparador 904 detecta cuando la señal S (símbolo Syml 932) y coincide con el símbolo Syml 924 de la señal SI, y cambia su salida, la señal NE, a baja.

[0074] El estado bajo de la señal NE1SHOT se propaga a la señal SDRCLK 916 después de un período de retardo S 930 causado por el retardo analógico S 908.

[0075] El flanco descendente (de salida) 936 de la señal SDRCLK 916 causa que la señal DDRCLK conmute 938 después del retardo de propagación de su red de árbol de reloj.

[0076] Cuando se recibe un nuevo valor de símbolo Sym2, causa que la señal SI comience a cambiar su valor al siguiente símbolo Sym2940 después de tHD desde el último flanco descendente (de salida) 936 de la señal SDRCLK.

[0077] La restricción de temporización para el período del ciclo del símbolo tSIM puede ser como sigue:

TdNE td¹S Retardo S Retardo P tHD > tSIM.

Más específicamente, el tiempo de ciclo del símbolo ísím debe ser mayor que el total de: un período de Retardo S, un período de Retardo P, tHD, tdNE, td¹S y tdRST. Si el total de estos seis periodos de tiempo excede el periodo tsIM, el flanco de salida de SDRCLK se superpone al siguiente ciclo de símbolos, lo que desactiva la configuración de la señal NEFLT para el período de superposición. Tenga en cuenta que la cantidad de período de superposición se acumula ciclo por ciclo y, finalmente, da como resultado un impulso SDRCLK adicional en un ciclo de símbolo.

[0078] La restricción de tiempo para el tiempo de configuración tsU puede ser como sigue:

Desviación máxima específica tsU < Retardo S.

Más específicamente, el período de retardo S debe ser menor que el tiempo de configuración tsU más la desviación máxima.

[0079] La FIG. 10 es un diagrama de temporización para las señales en el circuito CDR en la FIG. 9. La señal NE y luego la señal NEFLT se configuran tan pronto como el circuito detecta el cambio de la señal de datos recibidos SI desde los datos recibidos S previamente bloqueados, independientemente del valor de la señal, detectando de este modo el inicio de cualquier transición de señal. Un estado de datos recibido inestable SI se enmascara durante el período de retardo analógico S 908, lo que hace que la señal NEFLT sea inmune a las fallas en la señal SI de cualquier transición de estado intermedio (entre transiciones de símbolos). Este sistema puede muestrear los datos correctos de pequeños períodos de tiempo siempre que el período Alto de SDRCLK (= Retardo P) sea lo suficientemente largo.

[0080] La FIG. 11 ilustra implementaciones a modo de ejemplo de diversos componentes de circuitos para el circuito CDR de la FIG. 9.

[0081] La FIG. 16 ilustra un segundo procedimiento para extraer una señal de reloj. En un ejemplo, este procedimiento puede incorporarse por el circuito ilustrado en las FIGS. 9, 10 y 11. Una primera instancia de la primera señal de transición de estado (SI) se compara con una instancia de la primera señal de transición de estado (S) para proporcionar una señal de comparación (NE) 1602. La señal de comparación (NE) se filtra para proporcionar una versión filtrada de la señal de comparación (NEFLT) 1604. La versión filtrada de la señal de comparación (NEFLT) se retarda para proporcionar una instancia retardada de la versión filtrada de la señal de comparación (NEDEL) 1606. La señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) se combinan lógicamente para obtener una segunda versión filtrada de la señal de comparación (NE1SHOT) 1608. La segunda versión filtrada de la señal de comparación (NE1 SHOT) se retarda para proporcionar una instancia retardada de la primera señal de transición de estado (SDRCLK), donde se usa la instancia retardada de la primera señal de transición de estado (SDRCLK) para generar la señal de reloj (DDRCLK) 1610. La instancia retardada de la primera señal de transición de estado (SDRCLK) sirve para activar un bloqueo de nivel que permite la instancia de bloqueo de nivel de la primera señal de transición de estado (S) 1612. La instancia retardada de la primera señal de transición de estado (SDRCLK) también sirve para reiniciar un bloqueo de reinicio de configuración que proporcione la versión filtrada de la señal de comparación (NEFLT) 1614.

Tercer Sistema de Transmisión de Hilos Múltiples a modo de ejemplo con Extracción de Reloj Escalable

[0082] La FIG. 12 ilustra otro esquema de transmisión de datos para un sistema de 4 hilos con información de reloj incorporada. Este circuito de recuperación de reloj es similar al de la FIG. 9, pero se ha introducido un retardo analógico adicional 1209.

[0083] Este circuito de extracción de reloj incluye un comparador 1204, un bloqueo de reinicio de configuración 1206, un primer dispositivo de retardo analógico 1202, una lógica de disparo 1202/1203, un segundo dispositivo de retardo analógico 1208, un tercer dispositivo de retardo analógico 1209 y un bloqueo de nivel 1210. El comparador 1204 puede comparar una primera instancia de la primera señal de transición de estado (SI) y una instancia de bloqueo de nivel de la primera señal de transición de estado (S) y emite una señal de comparación (NE). El bloqueo de reinicio de configuración 1206 puede recibir la señal de comparación (NE) del comparador y emite una versión filtrada de la señal de comparación (NEFLT). El primer dispositivo de retardo analógico 1202 puede recibir la versión filtrada de la señal de comparación (NEFLT) y emite una instancia retardada de la versión filtrada de la señal de comparación (NEDEL). La lógica de un solo disparo 1202/1203 puede recibir la señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) y emite una segunda versión filtrada de la señal de comparación (NE1SHOT). El segundo dispositivo de retardo analógico 1208 puede recibir la segunda versión filtrada de la señal de comparación (NE1SHOT) y emite una primera instancia retardada de la primera señal de transición de estado (SDRCLK0), donde se usa la primera instancia retardada de la primera señal de transición de estado (SDRCLK0) para generar la señal de reloj (DDRCLK). El tercer dispositivo de retardo analógico S1 1209 puede recibir la primera instancia retardada de la primera señal de transición de estado (SDRCLK0) y emite una segunda instancia retardada de la primera señal de transición de estado (SDRCKL). El bloqueo de reinicio de configuración 1206 puede reiniciarse basándose en la segunda instancia retardada de la primera señal de transición de estado.

[0084] El bloqueo de nivel 1210 puede recibir la primera señal de transición de estado (SI) y emite la instancia de bloqueo de nivel de la primera señal de transición de estado (S), donde el bloqueo de nivel 1210 se activa basándose en la segunda instancia retardada de la primera señal de transición de estado (SDRCLK).

[0085] El diagrama de temporización 1212 es muy similar al diagrama de temporización 912 (FIG. 9), pero el retardo S 1208 se ha reemplazado por dos retardos equivalentes S0 1208 y S1 1209. Este enfoque causa que la DDRCLK conmute antes en la FIG. 12 que en la FIG. 9.

[0086] La restricción de temporización para el período del ciclo del símbolo tSIM puede ser como sigue:

tdNE td¹S Retardo S0 Retardo S1 Retardo P tHD < tSiM.

Más específicamente, el tiempo de ciclo de símbolo tSIM debe ser mayor que el total de: un período de Retardo S0, un período de Retardo S1, un período de Retardo P, tdNE, td¹S, y Thd- Si el total de estos seis periodos de tiempo supera el período tSIM, el flanco de salida de SDRCLK se superpone al siguiente ciclo de símbolos, lo que desactiva la configuración de la señal NEFLT para el período de superposición. Tenga en cuenta que la cantidad de período de superposición se acumula ciclo por ciclo y, finalmente, da como resultado un impulso SDRCLK adicional en un ciclo de símbolo.

[0087] La restricción de tiempo para el retardo P puede ser la siguiente:

Desviación máxima específica tSU > Retardo S.

Más específicamente, el período de retardo S debe ser mayor que el total de: tSU más la desviación máxima. Si no se cumple esta condición, el bloqueo de nivel 810 propaga un estado intermedio no válido de la señal de entrada SI a la señal S.

[0088] La FIG. 17 ilustra un tercer procedimiento para extraer una señal de reloj. En un ejemplo, este procedimiento puede implementarse por el circuito ilustrado en la FIG. 12. Una primera instancia de la primera señal de transición de estado (SI) se compara con una instancia de bloqueo de nivel de la primera señal de transición de estado (S) para proporcionar una señal de comparación (NE) 1702. La señal de comparación (NE) se filtra para proporcionar una versión filtrada de la señal de comparación (NEFLT) 1704. La versión filtrada de la señal de comparación (NEFLT) se retarda para proporcionar una instancia retardada de la versión filtrada de la señal de comparación (NEDEL) 1706. La señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) se combinan lógicamente para proporcionar una segunda versión filtrada de la señal de comparación (NE1SHOT) 1708. La segunda versión filtrada de la señal de comparación (NE1SHOT) se retarda para proporcionar una primera instancia retardada de la primera señal de transición de estado (SDRCLK0), donde se usa la primera instancia retardada de la primera señal de transición de estado (SDRCLK0) para generar la señal de reloj (DDRCLK) 1710. La primera instancia retardada de la primera señal de transición de estado (SDRCLK0) puede retardarse aún más (el retardo S1 1209 en la FIG. 12) para obtener una segunda instancia retardada de la primera señal de transición de estado (SDRCLK) 1712. La segunda instancia retardada de la primera señal de transición de estado (SDRCLK) sirve para activar un bloqueo de nivel que permita la instancia nivelada de la primera señal de transición de estado (S) 1714. La segunda instancia retardada de la primera señal de transición de estado (SDRCLK) también sirve para reiniciar un bloqueo de reinicio de configuración que proporcione la versión filtrada de la señal de comparación (NEFLT) 1716.

Cuarto Sistema de Transmisión de Hilos Múltiples a modo de ejemplo con Extracción de Reloj Escalable

[0089] La FIG. 13 ilustra otro esquema de transmisión de datos para un sistema de 4 hilos con información de reloj incorporada. Este circuito de recuperación de reloj es similar al de la FIG. 12, pero un circuito biestable 1310 en lugar del bloqueo de nivel 1210 (FIG. 12). Este circuito de extracción de reloj incluye un comparador 1304, un bloqueo de reinicio de configuración 1306, un primer dispositivo de retardo analógico 1302, una lógica de un solo disparo 1302/1303, un segundo dispositivo de retardo analógico 1308, un tercer dispositivo de retardo analógico 1309 y un circuito biestable 1310. El comparador 1304 puede comparar una primera instancia de la primera señal de transición de estado (SI) y una instancia de bloqueo de la primera señal de transición de estado (S) y emitir una señal de comparación (NE). El bloqueo de reinicio de configuración 1306 puede recibir la señal de comparación (NE) del comparador y emite una versión filtrada de la señal de comparación (NEFLT). El primer dispositivo de retardo analógico 1302 puede recibir la versión filtrada de la señal de comparación (NEFLT) y emite una instancia retardada de la versión filtrada de la señal de comparación (NEDEL). La lógica de un solo disparo 1302/1303 puede recibir la señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) y emite una segunda versión filtrada de la señal de comparación (NE1SHOT). El segundo dispositivo de retardo analógico S1 1308 puede recibir la segunda versión filtrada de la señal de comparación (NE1SHOT) y emite una primera instancia retardada de la primera señal de transición de estado (SDRCLK1), donde se usa la primera instancia retardada de la primera señal de transición de estado (SDRCLK1) para generar la señal de reloj (DDRCLK). El tercer dispositivo de retardo analógico S21309 puede recibir la primera instancia retardada de la primera señal de transición de estado (SDRCLK1) y emite una segunda instancia retardada de la primera señal de transición de estado (SDRCKL2) 1315. El bloqueo de reinicio de configuración 1306 puede reiniciarse basándose en la segunda instancia retardada de la primera señal de transición de estado (SDRCKL2) 1315.

[0090] El circuito biestable 1310 puede recibir la primera señal de transición de estado (SI) y emite la instancia incorporada de la primera señal de transición de estado (S), donde el circuito biestable 1310 se activa basándose en la primera instancia retardada de la primera señal de transición de estado (SDRCLK1) 1316.

[0091] El diagrama de temporización 1312 es muy similar al diagrama de temporización 1212 (FIG. 12).

[0092] La restricción de temporización para el período del ciclo del símbolo tSIM puede ser como sigue:

tdNE td¹S Retardo S1 Retardo P < tSIM.

Más específicamente, el tiempo de ciclo del símbolo tSIM debe ser mayor que el total de: un período de Retardo S1, un período de Retardo P, tdNE y Td¹S. Si el total de estos cuatro periodos de tiempo excede el período tSIM, el flanco de salida de SDRCLK1 se superpone al siguiente ciclo de símbolos, desactivando la configuración de la señal NEFLT para el período de superposición. Tenga en cuenta que la cantidad de período de superposición se acumula ciclo por ciclo y, finalmente, da como resultado un impulso SDRCLK adicional en un ciclo de símbolo.

[0093] La restricción de temporización para el retardo P puede ser como sigue:

tdS tdNE thRREL < Retardo S2 < Retardo P.

Más específicamente, el período de retardo P debe ser mayor que el período de retardo S2, que debe ser mayor que el total de: tdS tdNE thRREL.

[0094] La restricción de temporización para el tHD puede ser como sigue:

Retardo S2 < tHD.

[0095] La restricción de temporización para el retardo P y el retardo S1 puede ser como sigue:

Desviación máxima específica tSU < Retardo S1 Retardo P.

[0096] La FIG. 18 ilustra un cuarto procedimiento para extraer una señal de reloj. En un ejemplo, este procedimiento puede implementarse por el circuito ilustrado en la FIG. 13. Una primera instancia de la primera señal de transición de estado (SI) puede compararse con una instancia de bloqueo de nivel de la primera señal de transición de estado (S) para proporcionar una señal de comparación (NE) 1802. La señal de comparación (NE) puede filtrarse para proporcionar una versión filtrada de la señal de comparación (NEFLT) 1804. La versión filtrada de la señal de comparación (NEFLT) puede retardarse para proporcionar una instancia retardada de la versión filtrada de la señal de comparación (NEDEL) 1806. La señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) pueden combinarse lógicamente para proporcionar una segunda versión filtrada de la señal de comparación (NE1SHOT) 1808. La segunda versión filtrada de la señal de comparación (NE1SHOT) puede retardarse para proporcionar una primera instancia retardada de la primera señal de transición de estado (SDRCLK1), donde se usa la primera instancia retardada de la primera señal de transición de estado (SDRCLK1) para generar la señal de reloj 1810. La primera instancia retardada de la primera señal de transición de estado (SDRCLK1) puede retardarse para proporcionar una segunda instancia retardada de la primera señal de transición de estado (SDRCLK2), en donde la instancia de bloqueo de nivel de la primera señal de transición de estado (S) se obtiene de un bloqueo de nivel (1210) que se activa basándose en la primera instancia retardada de la primera señal de transición de estado (SDRCLK2) 1812. La primera instancia retardada de la primera señal de transición de estado (SDRCLK1) sirve para activar un circuito biestable que permita la instancia de bloqueo de nivel de la primera señal de transición de estado (S) 1814. La segunda instancia retardada de la primera señal de transición de estado (SDRCLK2) sirve para reiniciar un bloqueo de reinicio de configuración que proporcione la versión filtrada de la señal de comparación (NEFLT) 1816.

[0097] Uno o más de los componentes, etapas, características y/o funciones ilustrados en las figuras se pueden reorganizar y/o combinar en un solo componente, etapa, característica o función o incorporarse en varios componentes, etapas o funciones. También pueden añadirse elementos, componentes, etapas y/o funciones adicionales sin apartarse de las características novedosas divulgadas en el presente documento. Los aparatos, dispositivos y/o componentes ilustrados en las Figuras pueden configurarse para realizar uno o más de los procedimientos, características o etapas descritos en las Figuras. Los nuevos algoritmos descritos en el presente documento también pueden implementarse eficientemente en software y/o integrarse en hardware.

[0098] Además, debe observarse que los modos de realización pueden describirse como un proceso que se representa como un organigrama, un diagrama de flujo, un diagrama estructural o un diagrama de bloques. Aunque un diagrama de flujo puede describir las operaciones como un proceso secuencial, muchas de las operaciones pueden realizarse en paralelo o simultáneamente. Además, el orden de las operaciones puede reorganizarse. Un proceso se termina cuando sus operaciones se completan. Un proceso puede corresponder a un procedimiento, una función, un proceso, una subrutina, un subprograma, etc. Cuando un proceso corresponde a una función, su terminación corresponde a un retorno de la función a la función de llamada o la función principal.

[0099] Además, un medio de almacenamiento puede representar uno o más dispositivos para almacenar datos, incluyendo una memora de solo lectura (ROM), una memoria de acceso aleatorio (RAM), medios de almacenamiento de disco magnético, medios de almacenamiento óptico, dispositivos de memoria flash y/u otros medios legibles por máquina para almacenar información. La expresión "medio legible por máquina" incluye, pero sin limitación, dispositivos de almacenamiento portátiles o fijos, dispositivos de almacenamiento ópticos, canales inalámbricos y diversos otros medios capaces de almacenar, contener o llevar una instrucción o instrucciones y/o datos.

[0100] Además, los modos de realización pueden implementarse mediante hardware, software, firmware, middleware, microcódigo, o cualquier combinación de los mismos. Al implementarse en software, firmware, middleware o microcódigo, el código de programa o segmentos de código para realizar las tareas necesarias pueden almacenarse en un medio legible por máquina, tal como un medio de almacenamiento u otro(s) almacenamiento(s). Un procesador puede realizar las tareas necesarias. Un segmento de código puede representar un procedimiento, una función, un subprograma, un programa, una rutina, una subrutina, un módulo, un paquete de software, una clase o cualquier combinación de instrucciones, estructuras de datos o sentencias de programa. Un segmento de código se puede acoplar a otro segmento de código o a un circuito de hardware pasando y/o recibiendo información, datos, argumentos, parámetros o contenidos de memoria. La información, argumentos, parámetros, datos, etc. se pueden pasar, enviar o transmitir a través de un medio adecuado que incluya compartir la memoria, el paso de mensajes, el paso de testigos, la transmisión por red, etc.

[0101] Los diversos bloques lógicos, módulos, circuitos, elementos y/o componentes ilustrativos descritos en relación con los ejemplos divulgados en el presente documento pueden implementarse o realizarse con un procesador de uso general, con un procesador de señales digitales (DSP), con un circuito integrado específico de la aplicación (ASIC), con una matriz de puertas programable por campo (FPGA) o con otro componente de lógica programable, lógica de transistor o de puertas discretas, componentes de hardware discretos, o con cualquier combinación de los mismos diseñada para realizar las funciones descritas en el presente documento. Un procesador de uso general puede ser un microprocesador pero, de forma alternativa, el procesador puede ser cualquier procesador, controlador, microcontrolador o máquina de estados convencional. Un procesador también puede implementarse como una combinación de componentes informáticos, por ejemplo una combinación de un DSP y un microprocesador, varios microprocesadores, uno o más microprocesadores junto con un núcleo de DSP o cualquier otra configuración de este tipo.

[0102] Los procedimientos o algoritmos descritos en relación con los ejemplos divulgados en el presente documento pueden incorporarse directamente en hardware, en un módulo de software ejecutable por un procesador, o en una combinación de ambos, en forma de unidad de procesamiento, instrucciones de programación, u otras direcciones, y pueden contenerse en un único dispositivo o distribuirse a través de múltiples dispositivos. Un módulo de software puede residir en una memoria RAM, en una memoria flash, en una memoria ROM, en una memoria EPROM, en una memoria EEPROM, en registros, en un disco duro, en un disco extraíble, en un CD-ROM o en cualquier otra forma de medio de almacenamiento conocida en la técnica. Un medio de almacenamiento puede estar acoplado al procesador de manera que el procesador pueda leer información de, y escribir información en, el medio de almacenamiento. De forma alternativa, el medio de almacenamiento puede estar integrado en el procesador.

[0103] Los expertos en la materia apreciarán además que los diversos bloques lógicos, módulos, circuitos y pasos de algoritmo ilustrativos descritos en relación con los modos de realización divulgados en el presente documento pueden implementarse como hardware electrónico, software informático o combinaciones de ambos. Para ilustrar claramente esta intercambiabilidad de hardware y software, anteriormente se han descrito, en general, diversos componentes, bloques, módulos, circuitos y etapas ilustrativos en términos de su funcionalidad. Que dicha funcionalidad se implemente como hardware o software depende de la solicitud particular y de las restricciones de diseño impuestas al sistema global.

[0104] Las diversas características de la invención descritas en el presente documento pueden implementarse en diferentes sistemas sin apartarse de la invención. Cabe apreciarse que los modos de realización anteriores son simplemente ejemplos y no han de interpretarse como limitativos de la invención. La descripción de los modos de realización pretende ser ilustrativa, y no limitar el alcance de las reivindicaciones. Como tal, las presentes enseñanzas pueden aplicarse fácilmente a otros tipos de aparatos y muchas alternativas, modificaciones y variaciones resultarán evidentes para los expertos en la técnica.

Claims

REIVINDICACIONES

i. Un circuito de recuperación de reloj, que comprende:

un circuito receptor adaptado para decodificar una entrada de señal codificada diferencialmente en una pluralidad de líneas de datos, donde al menos un símbolo de datos se codifica diferencialmente en transiciones de estado de la señal codificada diferencialmente; y

un circuito de extracción de reloj adaptado para obtener una señal de reloj a partir de señales de transición de estado derivadas de las transiciones de estado, en donde:

el circuito de extracción de reloj incluye una instancia de retroalimentación retardada de una primera señal de transición de estado que se usa para obtener la señal de reloj; y

el circuito de extracción de reloj está adaptado para usar la instancia de retroalimentación retardada de la primera señal de transición de estado para compensar la desviación en las diferentes líneas de datos y las fallas de transición de estado de los datos de máscara.
2. El circuito de recuperación de reloj según la reivindicación 1, en donde la pluralidad de líneas de datos es de tres o más líneas.
3. El circuito de recuperación de reloj según la reivindicación 1, en donde el circuito de extracción de reloj incluye un comparador (804) que compara una primera instancia de la primera señal de transición de estado (SI) y una instancia de bloqueo de nivel de la primera señal de transición de estado (S) y emite una señal de comparación (NE); y

un bloqueo de reinicio de configuración (806) que recibe la señal de comparación (NE) del comparador (804) y emite una versión filtrada de la señal de comparación (NEFLT).
4. El circuito de recuperación de reloj según la reivindicación 3, en donde el bloqueo de reinicio de configuración (806) se reinicia basándose en la instancia retardada de la primera señal de transición de estado (SDRCLK).
5. El circuito de recuperación de reloj según la reivindicación 3, en donde el circuito de extracción de reloj incluye además:

un bloqueo de nivel (810) que recibe la primera señal de transición de estado (SI) y emite la instancia de bloqueo de nivel de la primera señal de transición de estado (S), donde el bloqueo de nivel (810) se activa basándose en la instancia retardada de la primera señal de transición de estado (SDRCLK).
6. El circuito de recuperación de reloj según una cualquiera de las reivindicaciones 3-5, en donde:

el circuito de extracción de reloj incluye:

un dispositivo de retardo analógico (808) que recibe la versión filtrada de la señal de comparación (NEFLT) y emite una instancia retardada de la primera señal de transición de estado (SDRCLK), donde la instancia retardada de la primera señal de transición de estado (SDRCLK) se usa para obtener la señal de reloj (DDRCLK); o

el circuito de extracción de reloj incluye:

un primer dispositivo de retardo analógico (902) recibe la versión filtrada de la señal de comparación (NEFLT) y emite una instancia retardada de la versión filtrada de la señal de comparación (NEDEL); la lógica de un solo disparo (902/903) que recibe la señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) y emite una segunda versión filtrada de la señal de comparación (NE1SHOT); y

un segundo dispositivo de retardo analógico (908) que recibe la segunda versión filtrada de la señal de comparación (NE1SHOT) y emite una instancia retardada de la primera señal de transición de estado (SDRCLK), donde la instancia retardada de la primera señal de transición de estado (SDRCLK) se usa para obtener la señal de reloj (DDRCLK).
7. El circuito de recuperación de reloj según cualquiera de las reivindicaciones 3-5, en donde el circuito de extracción de reloj incluye

un primer dispositivo de retardo analógico (1202) que recibe la versión filtrada de la señal de comparación (NEFLT) y emite una instancia retardada de la versión filtrada de la señal de comparación (NEDEL); lógica de un solo disparo (1202/1203) que recibe la señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) y envía una segunda versión filtrada de la señal de comparación (NE1SHOT);

un segundo dispositivo de retardo analógico (1208) que recibe la segunda versión filtrada de la señal de comparación (NE1SHOT) y emite una primera instancia retardada de la primera señal de transición de estado (SDRCLK0), donde la primera instancia retardada de la primera señal de transición de estado (SDRCLK0) se usa para obtener la señal de reloj; y

un tercer dispositivo de retardo analógico (1209) que recibe la primera instancia retardada de la primera señal de transición de estado (SDRCLK0) y emite una segunda instancia retardada de la primera señal de transición de estado (SDRCLK).
8. El circuito de recuperación de reloj según la reivindicación 7, en donde el circuito de extracción de reloj incluye un circuito biestable (1310) que recibe la primera señal de transición de estado (SI) y emite la instancia de bloqueo de nivel de la primera señal de transición de estado (S), donde el bloqueo de nivel (1210) se activa basándose en la primera instancia retardada de la primera señal de transición de estado (SDRCLK2).
9. Un procedimiento para recuperar una señal de reloj, que comprende:

decodificar (1402) una señal codificada diferencialmente en una pluralidad de líneas de datos, donde al menos un símbolo de datos está codificado diferencialmente en transiciones de estado de la señal codificada diferencialmente;

obtener (1404) una señal de reloj a partir de señales de transición de estado derivadas de las transiciones de estado, en donde:

la señal de reloj es una instancia de retroalimentación retardada de una primera señal de transición de estado que se usa para obtener la señal de reloj; y el procedimiento comprende además:

usar la instancia de retroalimentación retardada de la primera señal de transición de estado para compensar la desviación en las diferentes líneas de datos y enmascarar las fallas de transición de estado de datos.
10. El procedimiento según la reivindicación 9, que comprende además:

extraer datos de la señal codificada diferencialmente decodificada.
11. El procedimiento según la reivindicación 9, en donde la señal de reloj se obtiene:

comparando una primera instancia de la primera señal de transición de estado (SI) y una instancia de la primera señal de transición de estado (S) para proporcionar una señal de comparación (NE); filtrando la señal de comparación (NE) para proporcionar una versión filtrada de la señal de comparación (NEFLT); y

retardando la versión filtrada de la señal de comparación (NEFLT) para proporcionar una instancia retardada de la primera señal de transición de estado (SDRCLK), donde la instancia retardada de la primera señal de transición de estado (SDRCLK) se usa para obtener la señal de reloj (DDRCLK).
12. El procedimiento según la reivindicación 9, en donde la señal de reloj se obtiene:

comparando una primera instancia de la primera señal de transición de estado (SI) y una instancia de bloqueo de nivel de la primera señal de transición de estado (S) para proporcionar una señal de comparación (NE);

filtrando la señal de comparación (NE) para proporcionar una versión filtrada de la señal de comparación (NEFLT);

retardando la versión filtrada de la señal de comparación (NEFLT) para proporcionar una instancia retardada de la versión filtrada de la señal de comparación (NEDEL);

combinando lógicamente la señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) para obtener una segunda versión filtrada de la señal de comparación (NE1SHOT); y

retardando la segunda versión filtrada de la señal de comparación (NE1SHOT) para proporcionar una instancia retardada de la primera señal de transición de estado (SDRCLK), donde la instancia retardada de la primera señal de transición de estado (SDRCLK) se usa para generar la señal de reloj (DDRCLK).
13. Procedimiento según la reivindicación 9, en donde la señal de reloj se obtiene:

comparando una primera instancia de la primera señal de transición de estado (SI) y una instancia de bloqueo de nivel de la primera señal de transición de estado (S) para proporcionar una señal de comparación (NE);

filtrando la señal de comparación (NE) para proporcionar una versión filtrada de la señal de comparación (NEFLT);

retardando la versión filtrada de la señal de comparación (NEFLT) para proporcionar una instancia retardada de la versión filtrada de la señal de comparación (NEDEL);

combinando lógicamente la señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) para proporcionar una segunda versión filtrada de la señal de comparación (NE1SHOT);

retardando la segunda versión filtrada de la señal de comparación (NE1SHOT) para proporcionar una primera instancia retardada de la primera señal de transición de estado (SDRCLK0), donde la primera instancia retardada de la primera señal de transición de estado (SDRCLK0) se usa para generar la señal de reloj; y

retardando la primera instancia retardada de la primera señal de transición de estado (SDRCLK0) para proporcionar una segunda instancia retardada de la primera señal de transición de estado (SDRCLK).
14. Procedimiento según la reivindicación 10, en donde la señal de reloj se obtiene:

comparando una primera instancia de la primera señal de transición de estado (SI) y una instancia de bloqueo de nivel de la primera señal de transición de estado (S) para proporcionar una señal de comparación (NE);

filtrando la señal de comparación (NE) para proporcionar una versión filtrada de la señal de comparación (NEFLT);

retardando la versión filtrada de la señal de comparación (NEFLT) para proporcionar una instancia retardada de la versión filtrada de la señal de comparación (NEDEL);

combinando lógicamente la señal de comparación filtrada (NEFLT) y la instancia retardada de la versión filtrada de la señal de comparación (NEDEL) para proporcionar una segunda versión filtrada de la señal de comparación (NE1SHOT);

retardando la segunda versión filtrada de la señal de comparación (NE1SHOT) para proporcionar una primera instancia retardada de la primera señal de transición de estado (SDRCLK1), donde la primera instancia retardada de la primera señal de transición de estado (SDRCLK1) se usa para generar la señal de reloj; y

retardando la primera instancia retardada de la primera señal de transición de estado (SDRCLK1) para proporcionar una segunda instancia retardada de la primera señal de transición de estado (SDRCLK2), en donde la instancia de bloqueo de nivel de la primera señal de transición de estado (S) se obtiene a partir de un bloqueo de nivel (1210) que se activa basándose en la primera instancia retardada de la primera señal de transición de estado (SDRCLK2).