JP2013110554A - 送信装置、受信装置及びシリアル伝送システム - Google Patents
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Abstract
【解決手段】自然数n×12ビットのパラレルデータをn個のシリアルデータに変換して各自然数mビットの送信信号を送信する送信装置であって、入力されるパラレルデータを12ビット毎のn個の12ビットのパラレルデータに分割する分割手段と、分割されたn個の12ビットのパラレルデータをそれぞれ14ビットのパラレルデータに12B14B変換して出力する符号化回路と、12B14B変換されたn個の14ビットのパラレルデータをそれぞれ1ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、パラレルシリアル変換されたn個の1ビットのシリアルデータを増幅してmビットの送信信号としてそれぞれn個の伝送路に送信するmビットドライバ回路とを備える。
【選択図】図1A
Description
入力されるパラレルデータを12ビット毎のn個の12ビットのパラレルデータに分割する分割手段と、
前記分割されたn個の12ビットのパラレルデータをそれぞれ14ビットのパラレルデータに12B14B変換して出力する符号化回路と、
前記12B14B変換されたn個の14ビットのパラレルデータをそれぞれ1ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、
前記パラレルシリアル変換されたn個の1ビットのシリアルデータを増幅してmビットの送信信号としてそれぞれn個の伝送路に送信するmビットドライバ回路とを備えたことを特徴とする。
入力されるパラレルデータを12ビット毎の(n×p)個の12ビットのパラレルデータに分割する分割手段と、
前記分割された(n×p)個の12ビットのパラレルデータをそれぞれ14ビットのパラレルデータに12B14B変換して出力する符号化回路と、
前記12B14B変換された(n×p)個の14ビットのパラレルデータをそれぞれ1ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、
前記パラレルシリアル変換された(n×p)個の1ビットのシリアルデータを増幅してmビットの送信信号としてそれぞれq(qは((n×p)/m)以上の最小の自然数)個の伝送路に送信するmビットドライバ回路とを備えたことを特徴とする。
n個の伝送路からの各自然数mビットの送信信号をそれぞれ受信して各1ビットのシリアルデータを生成するmビットレシーバ回路と、
前記生成されたn個の1ビットのシリアルデータをn個の14ビットのパラレルデータにシリアルパラレル変換しかつ前記n個のシリアルデータの少なくとも1つから同期用クロック信号を再生するシリアルパラレル変換回路と、
前記同期用クロック信号を用いて、前記シリアルパラレル変換されたn個の14ビットのパラレルデータをn個の12ビットのパラレルデータに14B12B変換して出力する復号化回路とを備えたことを特徴とする。
(n×p)個の伝送路からの自然数mビットの送信信号をそれぞれ受信して各1ビットのシリアルデータを生成するmビットレシーバ回路と、
前記生成された(n×p)個の1ビットのシリアルデータを(n×p)個の14ビットのパラレルデータにシリアルパラレル変換しかつ前記(n×p)個のシリアルデータの少なくとも1つから同期用クロック信号を再生するシリアルパラレル変換回路と、
前記同期用クロック信号を用いて、前記シリアルパラレル変換された(n×p)個の14ビットのパラレルデータを(n×p)個の12ビットのパラレルデータに14B12B変換して出力する復号化回路とを備えたことを特徴とする。
図1Aは、本発明の第1の実施形態に係る36ビット又は24ビットのデータ転送を行うためのシリアル伝送システムの送信装置100aの構成を示すブロック図である。図1Aにおいて、送信装置100aは、データ処理部101aと、データを格納するバッファ102aと、パラレル−パラレル変換回路である符号化回路103aと、パラレルシリアル変換回路104aと、ドライバ回路105aと、14倍の逓倍回路107aとを備えて構成されている。さらに、符号化回路103aは、3個の12B14B符号化器103a−1、103a−2、103a−3とを備えて構成され、パラレルシリアル変換回路104aは、3個のパラレルシリアル変換回路部104a−1、104a−2、104a−3とを備えて構成され、ドライバ回路105aは、2値ドライバ回路部105a−1、105a−2、105a−3とを備えて構成されている。
(1)バッファ102aの36ビットのうちの12ビットの記憶領域を未使用領域に設定し、
(2)12B14B符号化器103a−3の動作を休止状態に設定し、
(3)パラレルシリアル変換回路部104a−3の動作を休止状態に設定し、
(4)2値ドライバ回路部105a−3の動作を休止状態に設定する。
また、図1Bの回路のうち、
(5)2値レシーバ回路部105b−3の動作を休止状態に設定し、
(6)シリアルパラレル変換回路部104b−3の動作を休止状態に設定し、
(7)14B12B復号化器103b−3の動作を休止状態に設定し、
(8)バッファ102bの36ビットのうちの12ビットの記憶領域を未使用領域に設定する。そして、送信装置100a及び受信装置100bでは、24ビットのパラレルデータのみを処理して送信する。すなわち、このように、12ビットのチャネルの送信回路108aと12ビットのチャネルの受信回路108bを休止し、残りの24ビットのチャネルの送信回路と24ビットのチャネルの受信回路を動作することで、24ビットのパラレルデータの送信を実現する。
図2Aは、本発明の第2の実施形態に係る36ビット又は24ビットのデータ転送を行うためのシリアル伝送システムの送信装置200aの構成を示すブロック図である。図2Aに示す送信装置200aは、図1Aの送信装置100aに比較して、ドライバ回路105aに代わりに、2個の4値ドライバ回路部205a−1、205a−2を備えたドライバ回路205aを備えたことを特徴とする。
(1)バッファ102aの36ビットのうちの12ビットの記憶領域を未使用領域に設定し、
(2)12B14B符号化器103a−3の動作を休止状態に設定し、
(3)パラレルシリアル変換回路部104a−3の動作を休止状態に設定し、
(4)4値ドライバ回路部205a−2の動作を休止状態に設定する。
また、図2Bの回路のうち、
(5)4値レシーバ回路部205b−2の動作を休止状態に設定し、
(6)シリアルパラレル変換回路部104b−3の動作を休止状態に設定し、
(7)14B12B復号化器103b−3の動作を休止状態に設定し、
(8)バッファ102bの36ビットのうちの12ビットの記憶領域を未使用領域に設定する。そして、送信装置200a及び受信装置200bでは、24ビットのパラレルデータのみを処理して送信する。すなわち、このように、12ビットのチャネルの送信回路208aと12ビットのチャネルの受信回路208bを休止し、残りの24ビットのチャネルの送信回路と24ビットのチャネルの受信回路を動作することで、24ビットのパラレルデータの送信を実現する。
図3Aは、本発明の第3の実施形態に係る36ビット又は24ビットのデータ転送を行うためのシリアル伝送システムの送信装置300aの構成を示すブロック図である。図3Aの送信装置300aは、図2Aの送信装置200aに比較して、バッファ102aの前段に72ビットの記憶領域を有するシフトレジスタ310aを備え、12B14B符号化器103a−5、103a−6をさらに備え、パラレルシリアル変換回路部104a−5、104a−6をさらに備え、4値ドライバ回路部205a−3をさらに備えたことを特徴とする。
(1)シフトレジスタ310aの72ビットのうちの24ビットの記憶領域を未使用領域に設定し、
(2)バッファ102aの72ビットのうちの24ビットの記憶領域を未使用領域に設定し、
(3)12B14B符号化器103a−5、103a−6の動作を休止状態に設定し、
(4)パラレルシリアル変換回路部104a−5、104a−6の動作を休止状態に設定し、
(5)4値ドライバ回路部205a−3の動作を休止状態に設定する。
また、図3Bの回路のうち、
(6)4値レシーバ回路部205b−3の動作を休止状態に設定し、
(7)シリアルパラレル変換回路部104b−5、104b−6の動作を休止状態に設定し、
(8)14B12B復号化器103b−5、103b−6の動作を休止状態に設定し、
(9)バッファ102bの72ビットのうちの24ビットの記憶領域を未使用領域に設定し、
(10)シフトレジスタ310bの72ビットのうちの24ビットの記憶領域を未使用領域に設定する。そして、送信装置300a及び受信装置300bでは、1単位を24ビットのパラレルデータとして2単位のパラレルデータのみを処理して送信する。すなわち、このように、24ビットのチャネルの送信回路308aと24ビットのチャネルの受信回路308bを休止し、残りの48ビットのチャネルの送信回路と48ビットのチャネルの受信回路を動作することで、2単位の48ビットのパラレルデータの送信を実現する。
図4Aは、本発明の第4の実施形態に係る36ビットのデータ転送を行うためのシリアル伝送システムの送信装置400aの構成を示すブロック図である。図4Aに示す送信装置400aは、図3Aの36ビットのデータ転送を行うシリアル伝送システムの送信装置300aと同様の構成を備えており、同様の動作をする。
する一方、受信装置400b側では、12ビット毎に分割されて送信されたパラレルデータを受信した後、3単位の72ビットのパラレルデータに変換した後、シフトレジスタ310bにおける24ビットの2回のビットシフトを用いてデータ処理部101bに出力する。
図5Aは、本発明の第5の実施形態に係る36ビットのデータ転送を行うためのシリアル伝送システムの送信装置500aの構成を示すブロック図である。図5Aに示す送信装置500aは、図4Aの送信装置400aに比較して、同期用クロック信号を送信するための2値ドライバ回路510aをさらに備えたことを特徴とする。図5Aにおいて、2値ドライバ回路510aは、周波数f[Hz]を有する送信クロック信号を1/2分周した信号を増幅して受信装置500b側の同期用クロック信号を伝送路部106−4に送信する。
図6Aは、本発明の第6の実施形態に係る36ビットのデータ転送を行うためのシリアル伝送システムの送信装置600aの構成を示すブロック図である。図6Aに示す送信装置600aは、図5Aの送信装置500aに比較して、4値ドライバ回路部205a−1、205a−2、205a−3の代わりに、差動4値ドライバ回路部605a−1、605a−2、605a−3を備え、2値ドライバ回路510aに代わりに、差動2値ドライバ回路610aを備えたことを特徴とする。さらに、図5Aに示す伝送路部106−1、106−2、106−3、106−4の代わりに、差動伝送路部606−1、606−2、606−3、606−4を備えたことを特徴とする。
以上のように構成された上述の実施形態に係るシリアル伝送システムにおいては、24ビット又は36ビットのパラレルデータを1ビット又は2ビットの送信信号として伝送するシリアル伝送システムについて説明した。しかしながら、本発明は上述した実施形態に限定されず、例えば上述した実施形態の変形例として、自然数mビットのドライバ回路を備えた送信装置、mビットのレシーバ回路を備えた受信装置、及びmビットの送信信号が送信可能な伝送路を備えて、自然数n×12ビットのパラレルデータをmビットの送信信号として伝送するシリアル伝送システムにも適用することができる。
100b,200b,300b,400b,500b,600b…受信装置、
101a,101b…データ処理部、
102a,102b…バッファ、
103a…符号化回路、
103a−1,103a−2,103a−3,103a−4,103a−5,103a−6…12B14B符号化器、
103b…復号化回路、
103b−1,103b−2,103b−3,103b−4,103b−5,103b−6…14B12B復号化器、
104a…パラレルシリアル変換回路、
104a−1,104a−2,104a−3,104a−4,104a−5,104a−6…パラレルシリアル変換回路部、
104b…シリアルパラレル変換回路、
104b−1,104b−2,104b−3,104b−4,104b−5,104b−6…シリアルパラレル変換回路部、
105a…ドライバ回路、
510a…2値ドライバ回路、
610a…差動ドライバ回路、
105a−1,105a−2,105a−3…2値ドライバ回路部、
205a…ドライバ回路、
205a−1,205a−2,205a−3…4値ドライバ回路部、
605a…差動ドライバ回路、
605a−1,605a−2,605a−3…差動4値ドライバ回路部、
105b,510b…レシーバ回路、
105b,105b−1,105b−2,105b−3…2値レシーバ回路部、
605b…差動レシーバ回路、
610b…差動2値レシーバ回路、
605b−1,605b−2,605b−3…差動4値レシーバ回路部、
205b…レシーバ回路、
205b−1,205b−2,205b−3…4値レシーバ回路部、
106…伝送路、
106−1,106−2,106−3,106−4…伝送路部、
606…差動伝送路、
606−1,606−2,606−3,606−4…差動伝送路部、
107a,309b,507b…逓倍回路、
107b,309a…分周回路、
108a,208a…12ビットのチャネルの送信回路、
308a…24ビットのチャネルの送信回路、
108b,208b…12ビットのチャネルの受信回路、
308b…24ビットのチャネルの受信回路、
310a,310b…シフトレジスタ。
入力されるパラレルデータをn個の12ビットのパラレルデータに分割する分割手段と、
前記分割されたn個の12ビットのパラレルデータをそれぞれ14ビットのパラレルデータに12B14B変換して出力する符号化回路と、
前記12B14B変換されたn個の14ビットのパラレルデータをそれぞれ1ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、
前記パラレルシリアル変換されたn個の1ビットのシリアルデータを増幅してmビットの送信信号としてそれぞれn個の伝送路に送信するmビットドライバ回路とを備えたことを特徴とする。
入力されるパラレルデータを(n×p)個の12ビットのパラレルデータに分割する分割手段と、
前記分割された(n×p)個の12ビットのパラレルデータをそれぞれ14ビットのパラレルデータに12B14B変換して出力する符号化回路と、
前記12B14B変換された(n×p)個の14ビットのパラレルデータをそれぞれ1ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、
前記パラレルシリアル変換された(n×p)個の1ビットのシリアルデータを増幅してmビットの送信信号としてそれぞれq(qは((n×p)/m)以上の最小の自然数)個の伝送路に送信するmビットドライバ回路とを備えたことを特徴とする。
Claims (14)
- 自然数n×12ビットのパラレルデータをn個のシリアルデータに変換して各自然数mビットの送信信号を送信する送信装置であって、
入力されるパラレルデータを12ビット毎のn個の12ビットのパラレルデータに分割する分割手段と、
前記分割されたn個の12ビットのパラレルデータをそれぞれ14ビットのパラレルデータに12B14B変換して出力する符号化回路と、
前記12B14B変換されたn個の14ビットのパラレルデータをそれぞれ1ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、
前記パラレルシリアル変換されたn個の1ビットのシリアルデータを増幅してmビットの送信信号としてそれぞれn個の伝送路に送信するmビットドライバ回路とを備えたことを特徴とする送信装置。 - 自然数n×12ビットのパラレルデータを1単位として自然数p単位のパラレルデータを(n×p)個のシリアルデータに変換して各自然数mビットの送信信号を送信する送信装置であって、
入力されるパラレルデータを12ビット毎の(n×p)個の12ビットのパラレルデータに分割する分割手段と、
前記分割された(n×p)個の12ビットのパラレルデータをそれぞれ14ビットのパラレルデータに12B14B変換して出力する符号化回路と、
前記12B14B変換された(n×p)個の14ビットのパラレルデータをそれぞれ1ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、
前記パラレルシリアル変換された(n×p)個の1ビットのシリアルデータを増幅してmビットの送信信号としてそれぞれq(qは((n×p)/m)以上の最小の自然数)個の伝送路に送信するmビットドライバ回路とを備えたことを特徴とする送信装置。 - 前記分割手段は、(n×12×p)ビットの記憶領域を有するシフトレジスタを含み、前記シフトレジスタを用いて、(n×12)ビットのビットシフトを行うことにより、12ビット毎の(n×p)個の12ビットのパラレルデータに分割することを特徴とする請求項2記載の送信装置。
- 前記mビットドライバ回路は差動のmビットドライバ回路であることを特徴とする請求項1〜3のうちのいずれか1つに記載の送信装置。
- 前記送信装置において用いた同期用クロック信号を別の伝送路に送信するクロック用ドライバ回路をさらに備えたことを特徴とする請求項1〜4のうちのいずれか1つに記載の送信装置。
- 前記クロック用ドライバ回路は差動のクロック用ドライバ回路であることを特徴とする請求項5記載の送信装置。
- 各自然数mビットの送信信号を受信して自然数n個のシリアルデータをパラレルデータに変換する受信装置であって、
n個の伝送路からの各自然数mビットの送信信号をそれぞれ受信して各1ビットのシリアルデータを生成するmビットレシーバ回路と、
前記生成されたn個の1ビットのシリアルデータをn個の14ビットのパラレルデータにシリアルパラレル変換しかつ前記n個のシリアルデータの少なくとも1つから同期用クロック信号を再生するシリアルパラレル変換回路と、
前記同期用クロック信号を用いて、前記シリアルパラレル変換されたn個の14ビットのパラレルデータをn個の12ビットのパラレルデータに14B12B変換して出力する復号化回路とを備えたことを特徴とする受信装置。 - 各自然数mビットの送信信号を受信して(自然数n×自然数p)個のシリアルデータを12ビットのパラレルデータに変換する受信装置であって、
(n×p)個の伝送路からの自然数mビットの送信信号をそれぞれ受信して各1ビットのシリアルデータを生成するmビットレシーバ回路と、
前記生成された(n×p)個の1ビットのシリアルデータを(n×p)個の14ビットのパラレルデータにシリアルパラレル変換しかつ前記(n×p)個のシリアルデータの少なくとも1つから同期用クロック信号を再生するシリアルパラレル変換回路と、
前記同期用クロック信号を用いて、前記シリアルパラレル変換された(n×p)個の14ビットのパラレルデータを(n×p)個の12ビットのパラレルデータに14B12B変換して出力する復号化回路とを備えたことを特徴とする受信装置。 - 前記復号化回路から出力された前記(n×p)個の12ビットのパラレルデータを(n×12)ビット毎のパラレルデータとして出力する出力手段を備え、前記出力手段は、(n×12×p)ビットの記憶領域を有するシフトレジスタを含み、前記シフトレジスタを用いて、(n×12)ビットのビットシフトを行うことにより、前記(n×p)個の12ビットのパラレルデータを(n×12)ビット毎のパラレルデータとして出力することを特徴とする請求項8記載の受信装置。
- 前記mビットレシーバ回路は差動のmビットレシーバ回路であることを特徴とする請求項7〜9のうちのいずれか1つに記載の受信装置。
- 前記受信装置において用いる同期用クロック信号を別の伝送路から受信するクロック用レシーバ回路をさらに備えたことを特徴とする請求項7〜10のうちのいずれか1つに記載の受信装置。
- 前記クロック用レシーバ回路は差動のクロック用レシーバ回路であることを特徴とする請求項11記載の受信装置。
- 請求項1記載の受信装置と請求項7記載の送信装置を備えたことを特徴とするシリアル伝送システム。
- 請求項2記載の受信装置と請求項8記載の送信装置を備えたことを特徴とするシリアル伝送システム。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014138353A (ja) * | 2013-01-18 | 2014-07-28 | Sony Corp | ソース機器、通信システム、ソース機器の制御方法およびシンク機器の制御方法 |
JP2015146108A (ja) * | 2014-02-03 | 2015-08-13 | 株式会社リコー | データ転送装置、画像形成装置、及びデータ転送方法 |
JP2017505020A (ja) * | 2013-12-27 | 2017-02-09 | インテル コーポレイション | 高速短距離入出力(i/o) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9337997B2 (en) | 2013-03-07 | 2016-05-10 | Qualcomm Incorporated | Transcoding method for multi-wire signaling that embeds clock information in transition of signal state |
US9374216B2 (en) | 2013-03-20 | 2016-06-21 | Qualcomm Incorporated | Multi-wire open-drain link with data symbol transition based clocking |
US9755818B2 (en) | 2013-10-03 | 2017-09-05 | Qualcomm Incorporated | Method to enhance MIPI D-PHY link rate with minimal PHY changes and no protocol changes |
US9203599B2 (en) | 2014-04-10 | 2015-12-01 | Qualcomm Incorporated | Multi-lane N-factorial (N!) and other multi-wire communication systems |
US9735948B2 (en) | 2013-10-03 | 2017-08-15 | Qualcomm Incorporated | Multi-lane N-factorial (N!) and other multi-wire communication systems |
EP3360278A1 (en) * | 2015-10-05 | 2018-08-15 | Qualcomm Incorporated | Multi-lane n-factorial encoded and other multi-wire communication systems |
US10992449B1 (en) * | 2020-07-27 | 2021-04-27 | Cadence Design Systems, Inc. | Encoding and striping technique for DC balancing in single-ended signaling |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02194752A (ja) * | 1989-01-24 | 1990-08-01 | Casio Comput Co Ltd | 多値レベル信号を用いた通信方法 |
JPH04368021A (ja) * | 1991-06-14 | 1992-12-21 | Sharp Corp | 集積回路 |
JPH05235775A (ja) * | 1992-02-25 | 1993-09-10 | Mitsubishi Electric Corp | 情報変換方法及びそれを用いた情報変換装置 |
JPH10233810A (ja) * | 1997-02-21 | 1998-09-02 | Hitachi Ltd | 差動入出力伝送装置および方法 |
WO2002058316A1 (fr) * | 2001-01-17 | 2002-07-25 | Sony Corporation | Circuit absorbant la difference entre donnees elementaires, et procede et dispositif de reception de donnees |
JP2003169325A (ja) * | 2001-09-19 | 2003-06-13 | Sony Corp | データ伝送方法及び装置 |
JP2007311928A (ja) * | 2006-05-16 | 2007-11-29 | Sony Corp | 伝送方法、伝送システム、送信方法、送信装置、受信方法及び受信装置 |
JP2007325101A (ja) * | 2006-06-02 | 2007-12-13 | Sony Corp | 通信システム、送信装置及び受信装置、通信方法、並びにプログラム |
JP2009065399A (ja) * | 2007-09-05 | 2009-03-26 | Sharp Corp | ディジタルデータ送信装置、ディジタルデータ受信装置、ディジタルデータ送受信システム、ディジタルデータ送信方法、ディジタルデータ受信方法、ディジタルデータ送受信方法、および電子情報機器 |
JP2009531936A (ja) * | 2006-03-23 | 2009-09-03 | アナパス・インコーポレーテッド | 直列化されたマルチレベルデータ信号を伝達するためのディスプレイ、タイミング制御部及びデータ駆動部 |
JP2010252022A (ja) * | 2009-04-15 | 2010-11-04 | Hitachi Information & Communication Engineering Ltd | 多値符号化方法、その復号化方法及び多値信号の伝送装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003204363A (ja) | 2002-01-04 | 2003-07-18 | Hitachi Ltd | シリアル伝送方式 |
EP3070863A1 (de) * | 2007-02-23 | 2016-09-21 | INOVA Semiconductors GmbH | Verfahren und vorrichtung zum übertragen eines seriellen datenrahmens |
-
2011
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-
2012
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Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02194752A (ja) * | 1989-01-24 | 1990-08-01 | Casio Comput Co Ltd | 多値レベル信号を用いた通信方法 |
JPH04368021A (ja) * | 1991-06-14 | 1992-12-21 | Sharp Corp | 集積回路 |
JPH05235775A (ja) * | 1992-02-25 | 1993-09-10 | Mitsubishi Electric Corp | 情報変換方法及びそれを用いた情報変換装置 |
JPH10233810A (ja) * | 1997-02-21 | 1998-09-02 | Hitachi Ltd | 差動入出力伝送装置および方法 |
WO2002058316A1 (fr) * | 2001-01-17 | 2002-07-25 | Sony Corporation | Circuit absorbant la difference entre donnees elementaires, et procede et dispositif de reception de donnees |
US20040073725A1 (en) * | 2001-01-17 | 2004-04-15 | Shigeyuki Yamashita | Data time difference absorbing circuit and data receiving method and device |
JP2003169325A (ja) * | 2001-09-19 | 2003-06-13 | Sony Corp | データ伝送方法及び装置 |
JP2009531936A (ja) * | 2006-03-23 | 2009-09-03 | アナパス・インコーポレーテッド | 直列化されたマルチレベルデータ信号を伝達するためのディスプレイ、タイミング制御部及びデータ駆動部 |
JP2007311928A (ja) * | 2006-05-16 | 2007-11-29 | Sony Corp | 伝送方法、伝送システム、送信方法、送信装置、受信方法及び受信装置 |
JP2007325101A (ja) * | 2006-06-02 | 2007-12-13 | Sony Corp | 通信システム、送信装置及び受信装置、通信方法、並びにプログラム |
JP2009065399A (ja) * | 2007-09-05 | 2009-03-26 | Sharp Corp | ディジタルデータ送信装置、ディジタルデータ受信装置、ディジタルデータ送受信システム、ディジタルデータ送信方法、ディジタルデータ受信方法、ディジタルデータ送受信方法、および電子情報機器 |
JP2010252022A (ja) * | 2009-04-15 | 2010-11-04 | Hitachi Information & Communication Engineering Ltd | 多値符号化方法、その復号化方法及び多値信号の伝送装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014138353A (ja) * | 2013-01-18 | 2014-07-28 | Sony Corp | ソース機器、通信システム、ソース機器の制御方法およびシンク機器の制御方法 |
JP2017505020A (ja) * | 2013-12-27 | 2017-02-09 | インテル コーポレイション | 高速短距離入出力(i/o) |
JP2015146108A (ja) * | 2014-02-03 | 2015-08-13 | 株式会社リコー | データ転送装置、画像形成装置、及びデータ転送方法 |
Also Published As
Publication number | Publication date |
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