KR20010035969A - 키폰시스템의 중앙처리장치와 주변장치간의 동기화장치 - Google Patents

Abstract

본 발명은 저속의 주변장치와 고속의 중앙처리장치간의 타이밍을 맞추기에 적당하도록 한 키폰시스템의 중앙처리장치와 주변장치간의 동기화장치를 제공하기 위한 것으로, 이러한 본 발명은, 어드레스 버스(Address bus)와 데이터 버스(Data bus)와 읽기/쓰기(RD/WR) 신호와 칩선택(Chip Select) 신호와 클럭신호(Clock)를 각각 출력하는 중앙처리장치와; 중앙처리장치에서 상기 각 신호를 각각 입력받고, 데이터 트랜스퍼 인지신호(Data Transfer ACKnowledge)를 출력하는 저속처리 주변장치와; 중앙처리장치에서 출력되는 칩선택 신호를 위상반전시키는 인버터(Inverter)부와; 인버터부에서 출력되는 칩선택 신호에 따라, 저속처리 주변장치에서 출력되는 데이터 트랜스퍼 인지신호와 중앙처리장치에서 출력되는 클럭신호를 동기화시키는 클럭동기부와; 클럭동기부에서 출력되는 신호를 중앙처리장치에서 출력되는 클럭신호에 따라 하나의 클럭주기만큼 지연시켜 트랜스퍼 인지신호(Transfer ACKnowledge)로 출력하는 클럭지연부로 구성되어, 처리속도가 빠른 중앙처리장치의 셋업타임(Setup time)과 홀드타임(Hold time)을 하나의 클럭주기만큼 유지시켜, 데이터 트랜스퍼 인지신호를 출력하는 어떠한 주변장치에 대해서도 엑세스가 가능토록 하는 것이다.

Description

키폰시스템의 중앙처리장치와 주변장치간의 동기화장치 {Apparatus for synchronization between CPU and external devices in keyphone system}

본 발명은 키폰시스템에 관한 것으로, 특히 처리속도가 느린 주변장치와 처리속도가 빠른 중앙처리장치간의 타이밍을 맞추기에 적당하도록 한 키폰시스템의 중앙처리장치와 주변장치간의 동기화장치에 관한 것이다.

일반적으로 키폰시스템의 메인보드는 중앙처리장치와 주변장치로 구성된다.

이하, 종래의 키폰시스템의 메인보드에 있어서 중앙처리장치와 주변장치의 구성과 동작을 설명한다.

먼저, 도1은 종래의 키폰시스템의 중앙처리장치와 주변장치의 블럭구성도이다.

이에 도시된 바와 같이 키폰시스템의 메인보드에 있어서, 어드레스 버스와 데이터 버스와 읽기/쓰기 신호와 칩선택 신호를 출력하고, 데이터 트랜스퍼 인지신호를 입력받게 되는 중앙처리장치(11)와; 상기 중앙처리장치에서 출력되는 상기 각 신호를 입력받고, 데이터 트랜스퍼 인지신호를 출력하는 저속처리 주변장치(12)로 구성된다.

이와 같이 구성된 종래의 키폰시스템의 중앙처리장치와 주변장치의 동작은 다음과 같다.

우선, 중앙처리장치(11)는 저속처리 주변장치(12)에 제어신호를 출력하며, 저속처리 주변장치와 데이터를 교환하게 된다. 즉, 중앙처리장치(11)는, 어드레스 버스(Address Bus)와 칩선택 신호(Chip Select)와 읽기/쓰기 신호(RD/WR)를 각각 출력하여 저속처리주변장치(12)를 제어하며, 데이터 트랜스퍼 인지신호(, Data Transfer ACKnowledge)가 저속처리 주변장치(12)로부터 입력되면, 데이터버스(Data Bus)에 의해 데이터를 저속처리 주변장치(12)와 상호 교환하게 된다.

이때 중앙처리장치(11)는 저속처리 주변장치(12)에서 출력되는 데이터 트랜스퍼 인지신호()를 통해 정상적인 데이터의 처리여부를 판단하게 된다. 즉 중앙처리장치(11)는, 저속처리 주변장치(12)에 대한 읽기/쓰기 동작시 하나의 클럭주기에 저속처리 주변장치(12)에서 데이터 트랜스퍼 인지신호()를 발생시킨 다음 하나의 주기를 종료하게 된다.

특히, 중앙처리장치의 메모리에 대한 대부분의 엑세스 방식은 이와 같이 동작하게 된다.

그러나 이와 같은 종래의 기술은, 중앙처리장치 내부에서 처리되는 기본 클럭이 클럭주파수 20Mhz 이하일 경우에는 운용에 문제가 없지만, 20Mhz 이상의 높은 클럭주파수를 갖는 중앙처리장치와 낮은 클럭주파수의 저속처리 주변장치를 사용하는 경우에는 저속처리 주변장치로부터 데이터 트랜스퍼 인지신호를 직접 받아 처리할 수 없게 되는 문제점이 있었다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 처리 속도가 빠른 중앙처리장치가 저속처리 주변장치를 정상적으로 엑세스하도록 데이터 트랜스퍼 인지신호를 발생시킬 수 있는 키폰시스템의 중앙처리장치와 주변장치간의 동기화장치를 제공하는 데 있다.

도1은 종래의 키폰시스템의 중앙처리장치와 주변장치의 블럭구성도이고,

도2는 본 발명에 의한 키폰시스템의 중앙처리장치와 주변장치간의 동기화장치의 블럭구성도이며,

도3은 도2에 의한 각 신호의 타이밍도표이다.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 중앙처리장치 22 : 저속처리 주변장치

23 : 인버터부 24 : 클럭동기부

25 : 클럭지연부

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 키폰시스템의 중앙처리장치와 주변장치간의 동기화장치는, 어드레스 버스(Address bus)와 데이터 버스(Data bus)와 읽기/쓰기(RD/WR) 신호와 칩선택(Chip Select) 신호와 클럭신호(Clock)를 각각 출력하는 중앙처리장치와; 중앙처리장치에서 상기 각 신호를 각각 입력받고, 데이터 트랜스퍼 인지신호(Data Transfer ACKnowledge,)를 출력하는 저속처리 주변장치와; 중앙처리장치에서 출력되는 칩선택 신호를 위상반전시키는 인버터(Inverter)부와; 인버터부에서 출력되는 칩선택 신호에 따라, 저속처리 주변장치에서 출력되는 데이터 트랜스퍼 인지신호와 중앙처리장치에서 출력되는 클럭신호를 동기화시키는 클럭동기부와; 클럭동기부에서 출력되는 신호를 중앙처리장치에서 출력되는 클럭신호에 따라 하나의 클럭주기만큼 지연시켜 트랜스퍼 인지신호(Transfer ACKnowledge)로 출력하는 클럭지연부로 이루어짐을 그 기술적 구성상의 특징으로 한다.

이하, 상기와 같이 구성된 본 발명 키폰시스템의 중앙처리장치와 주변장치간의 동기화장치의 동작을 첨부한 도면을 참조하여 상세히 설명한다.

먼저, 도2는 본 발명에 의한 키폰시스템의 중앙처리장치와 주변장치간의 동기화장치의 블럭구성도이며, 도3은 도2에 의한 각 신호의 타이밍도표이다.

이에 도시된 바와 같이 중앙처리장치(21)는, 어드레스 버스(Address bus)와 읽기/쓰기(RD/WR) 신호와 칩선택 신호()와 클럭신호(CKOUT)를 각각 출력하게 된다.

그러면 저속처리 주변장치(22)는, 중앙처리장치(21)에서 각각 출력되는 상기 각 신호를 입력받아 데이터 트랜스퍼 인지신호()를 출력하게 된다. 즉, 저속처리 주변장치(22)는, 데이터를 중앙처리장치(21)에 출력할 준비가 되었을 때 중앙처리장치(21)에서 출력되는 칩선택 신호()가 저준위이면, 데이터 트랜스퍼 인지신호()를 저준위로 하게 된다.

이때 중앙처리장치(21)와 저속처리 주변장치(22)는 데이터 버스(Data bus)를 통해 읽기/쓰기 신호(RD/WR)에 따라 데이터를 양방향으로 교환하게 된다. 즉, 데이터 버스(Data bus)는 데이터를 저속처리 주변장치(22)에 기록할 때는 중앙처리장치(21)로부터의 출력신호가 되고, 데이터를 저속처리 주변장치(22)로부터 읽을 때는 중앙처리장치(21)에의 입력신호가 된다. 그리하여 저속처리 주변장치(22)는, 중앙처리장치(21)에서 출력되는 칩선택 신호()가 저준위일 때 읽기/쓰기 신호(RD/WR)가 고준위이면, 어드레스 버스(Address bus)에 의해 지정된 어드레스에 대하여 읽기/쓰기 데이터를 데이터버스를 통해 중앙처리장치(21)와 교환하게 되는 것이다.

또한, 클럭신호(CKOUT)는, 중앙처리장치(21)에서 데이터를 처리시 저속처리 주변장치(22)와 클럭의 동기를 맞추기 위해 동기방식의 타이밍을 유지하게 된다.

이어서 인버터부(23)는, 중앙처리장치(21)에서 저속처리 주변장치(22)로 출력되는 칩선택 신호()를 위상반전시키게 된다.

계속해서 클럭동기부(24)는, 인버터부(23)에서 출력되는 신호를 프리셋단자(Preset)로 입력받고, 저속처리 주변장치(22)에서 출력되는 데이터 트랜스퍼 인지신호()를 중앙처리장치(21)에서 출력되는 클럭신호(CKOUT)에 따라 동기화시키게 된다. 즉, 중앙처리장치(21)에서 출력되는 클럭신호(CKOUT)의 상승에지(Rising Edge)를 기준으로, 저속처리 주변장치(22)에서 출력되는 데이터 트랜스퍼 인지신호()를 래치(Latch)하여 클럭지연부(25)로 출력하게 된다.

더불어 클럭지연부(25)는, 클럭동기부(24)에서 출력되는 신호가 입력되면, 중앙처리장치(21)에서 출력되는 클럭신호(CKOUT)의 상승에지(Rising Edge)를 기준으로 하나의 클럭주기만큼 지연시킨 트랜스퍼 인지신호()를 중앙처리장치(21)로 출력하게 된다.

이에 따라, 인버터부(23)에서 칩선택 신호()의 반전신호가 클럭동기부(24)의 프리셋 단자(PR)에 입력되면, 클럭동기부(23)과 클럭지연부(24)는, 칩선택 신호()가 고준위일 때 저속처리 주변장치(22)에서 출력되는 데이터 트랜스퍼 인지신호()를 상승에지(Rising Edge)를 기준으로 하여 하나의 클럭주기만큼 지연시켜 트랜스퍼 인지신호()를 중앙처리장치(21)로 출력하게 된다. 이때 도3의 ⓐ 및 ⓑ와 같이 데이터 트랜스퍼 인지신호()가 어떤 클럭의 상승에지(Rising Edge)로부터 다음 클럭의 상승에지(Rising Edge)까지의 일 클럭주기내에서 임의의 타이밍에 발생되면, 트랜스퍼 인지신호()는 그 다음 클럭의 상승에지(Rising Edge)에서 반전되는 것이다.

그리고, 클럭지연부(25)로부터 입력되는 트랜스퍼 인지신호()가 저준위일 때 중앙처리장치(21)에서 칩선택 신호()를 고준위로 하면, 저속처리 주변장치는 데이터의 읽기/쓰기 동작을 완료하고 데이터 트랜스퍼 인지신호()를 고준위로 하게 된다.

이와 같이 하여 중앙처리장치(21)로 입력되는 트랜스퍼 인지신호()를 중앙처리장치(21)에서 출력되는 칩선택 신호()를 기준으로 하나의 클럭주기만큼 지연되게 하므로, 처리속도가 빠른 중앙처리 장치(21)의 셋업타임(Setup time)과 홀드타임(Hold time)을 하나의 클럭주기만큼 유지시킬 수 있는 것이다.

이처럼 본 발명은, 저속처리 주변장치의 데이터 처리 속도가 일정하지 않을 경우에 클럭동기부와 클럭지연부에서 저속처리 주변장치로부터 출력되는 데이터 트랜스퍼 인지신호를 클럭신호와 동기시켜 데이터의 엑세스타임을 정확하게 일치시키게 되는 것이다.

이상에서 살펴본 바와 같이, 본 발명에 의한 키폰시스템의 중앙처리장치와 주변장치간의 동기화장치는, 중앙처리장치로 입력되는 트랜스퍼 인지신호를 칩선택 신호에 따라 하나의 클럭주기만큼 지연되게 하므로, 처리속도가 빠른 중앙처리장치의 셋업타임(Setup time)과 홀드타임(Hold time)을 하나의 클럭주기만큼 유지시켜, 데이터 트랜스퍼 인지신호를 출력하는 어떠한 주변장치에 대해서도 엑세스가 가능하게 할 수 있는 효과가 있게 된다.

Claims (1)

1. 어드레스 버스와 데이터 버스와 읽기/쓰기 신호와 칩선택 신호와 클럭신호를 각각 출력하는 중앙처리장치와;

   상기 중앙처리장치에서 상기 각 신호를 각각 입력받고, 데이터 트랜스퍼 인지신호를 출력하는 저속처리 주변장치와;

   상기 중앙처리장치에서 출력되는 칩선택 신호를 위상반전시키는 인버터부와;

   상기 인버터부에서 출력되는 칩선택 신호에 따라, 상기 저속처리 주변장치에서 출력되는 데이터 트랜스퍼 인지신호와 상기 중앙처리장치에서 출력되는 클럭신호를 동기화시키는 클럭동기부와;

   상기 클럭동기부에서 출력되는 신호를 상기 중앙처리장치에서 출력되는 클럭신호에 따라 하나의 클럭주기만큼 지연시켜 트랜스퍼 인지신호로 출력하는 클럭지연부로 구성되는 것을 특징으로 하는 키폰시스템의 중앙처리장치와 주변장치간의 동기화장치.