JP3748723B2 - 共通化パッケージ - Google Patents
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Description
【発明の属する技術分野】
本発明は装置パッケージの共通化に関し、特に交換機システムにおけるネットワークインタフェース(NW−INF)パッケージの共通化に関するものである。
【0002】
【従来の技術】
交換機システムは大別すると以下に示す4つの装置で構成される。すなわち、1)加入者同士の接続、又は中継線同士や加入者と中継線とのトランク接続を行う装置、2)加入者線やトランク装置を収容し、通話路の制御や試験を行う通話路系装置、3)交換機に入力される情報を分析し、通話路系や入出力系に命令を出す中央処理系装置、そして4)中央処理系にデータを出し入れする為の入出力系装置、で構成される。
【0003】
図1は、従来の交換システムの一例を示したものである。
図1において、加入端末11は対応する加入者線を介して交換機側の加入者回路(SLC)12に収容される。各加入端末11の信号は、加入者回路(SLC)12の信号を集線多重する加入者用集線装置(SLCC)で構成される次段のネットワークインタフェース部(NW−INF1)13でハイウェー信号上の所定のタイムスロット信号に変換される。
【0004】
前記ネットワークインタフェース部13からの複数のハイウェー信号は、さらにネットワーク部(NW)14で上位の高速ハイウェー信号に集線多重され、それが後段のスイッチ14に与えられる。ラインプロッセサ(LPR)15は、各加入端末からのON/OFFフック等を示すスキャン(SCN)信号や上位からのシグナルデータ(SD)信号等を処理し、自局内における接続については前記ネットワーク部14内で交換処理を実行する。また、その配下の通話路制御や試験等を実行する。
【0005】
各種トランク回路(TRK)16の信号を集線多重するトランク用集線装置(ATC)で構成されるネットワークインタフェース部(NW−INF2)17も、同様に各トランク信号をハイウェー信号上の所定のタイムスロット信号に変換する。その信号は次段のネットワーク部(NW)18で上位の高速ハイウェー信号に集線多重され、後段のスイッチ19に与えられる。
【0006】
スイッチ19は、中央処理装置(CC)20からの指示に従い、高速ハイウェー上のタイムスロット間の交換処理を行って各ネットワーク部14及び18の間における加入者と中継線とのトランク接続等を実現する。入出力装置(I/O)21は、システムの運用/保守等に必要なデータを中央処理装置20との間で送受する。
【0007】
図2は、ネットワークインタフェース部(NW−INF1)13とネットワーク部14との間のタイムスロット及びハイウェー構成の一例を示したものである。
図2の(a)には8ビットで構成された音声1タイムスロット信号(TS)の例を示しており、図2の(b)に示すハウスキーピング信号やSD/SCN(Signal Data/Scan) 信号も同様に8ビットのタイムスロット信号で構成される。
【0008】
図2の(b)に示すフレームは8KHz(125μs)の周期を有し、TS0〜TS127の合計128タイムスロットが1フレームに含まれる。TS0〜TS3には保守/運用情報等を含むハウスキーピング信号が割り当てられ、またTS64〜67にはSD/SCN信号が割り当てられている。
【0009】
従って、1フレーム当たり32ビット(=4タイムスロット×8ビット)のハウスキーピング情報及びSD/SCN情報が生成される。本例は16マルチフレームの2ms周期(125μs×16)で各フレーム毎にそれぞれ割り当てた前記全ての情報が更新される。
【0010】
【発明が解決しようとする課題】
前述したように、各ネットワークインタフェース部13及び17は対応するネットワーク部14及び18に接続され、その配下の個別回路(SLC12、TRK16)を制御している。前記ネットワークインタフェース部13及び17はそれぞれ別箇の役割をもっており、当然それを構成するパッケージも別異のものである。
【0011】
従来においては、各装置(各シェルフ)内の個別回路(ここでは、SLC、TRKパッケージ)を制御するための制御部(ここでは、ネットワークインタフェースパッケージ)は各装置の使用用途毎にパッケージ設計がなされ運用されてきた。このため、以下の様な問題が生じていた。
(1)ネットワークインタフェースパッケージの多種化の問題
ネットワークインタフェースパッケージはネットワーク(NW)に接続されるためネットワーク側のインタフェースは共通である。すなわち、図1の例ではSLCC/ATCのネットワーク側インターフェースは同じである。
【0012】
しかしながら、それらの配下のSLC、TRKパッケージ等の種類によりシェルフに搭載されるバックボード配線(BWB:Back Wiring Board )のインタフェースは互いに相違し、そのため従来では配下の回路種別に応じてネットワークインタフェースパッケージも個々に最適化のための設計を行い、それぞれ異なる専用のLSIを搭載することで対処していた。
【0013】
その結果、近年のマルチメディア通信等における個別回路種類の増大とともにネットワークインタフェースパッケージの多種化が助長され、ネットワークインタフェースパッケージ自体の価格やその維持・管理のための費用が増大するという問題があった。
【0014】
(2)ネットワークインタフェースパッケージのハイウェーインタフェースの問題
また図2の(b)に示したように、従来ではネットワークインタフェース部(NW−INF)とネットワーク部(NW) との間で送受される音声データとSCN/SD等の制御データの両方が同一のハイウェー上に配置されていた。そのため、後者の制御データについては従来システムが必要とする最小限のデータのみが所定タイムスロット上に割り当てられていた。
【0015】
しかしながら、上述したように近年のマルチメディア通信等の普及により制御データの種類は多様化し、そのデータ量も増え続けている。その結果、従来の制限されたタイムスロットの範囲内では将来の機能拡張に対応できなくなるという問題があった。
【0016】
また、制御データ処理の効率化の点からは、従来の音声データとSCN/SD等の制御データの両方が同一のハイウェー上に配置するマルチフレーム構成では、例えばパッケージの着脱等を監視するため常に125μs毎に各フレームを見に行く必要があり、そのためのソフト起動処理等によりソフト処理全体の効率が低下するという問題もあった。
【0017】
さらに、制御データの機能割り当ての面でも従来はその機能割り当てに一貫性を欠き、制御データを処理するマイクロプロセッサのハードウェアや交換処理ソフトウェアの構成に最適化されたものとは言えず、ここでもソフト処理全体の効率が低下するという問題もあった。
【0018】
そこで本発明の目的は、上記種々の問題点に鑑み、各個別パッケージを有する装置(シェルフ)に搭載されるネットワークインタフェースパッケージにおいて、1)配下の個別パッケージに対応する部分のハードウェア構成の共通化、2)ネットワーク側インタフェースの汎用化、を図ることで、ネットワークインタフェースパッケージの小種化若しくは単一化と、それによるパッケージ価格及びその維持・管理費用の低減とを達成することにある。
【0019】
【課題を解決するための手段】
本発明によれば、装置内で複数用途に共通使用される回路パッケージであって、個別回路を構成するための汎用プログラマブルハードウェア構築デバイスと、前記汎用プログラマブルハードウェア構築デバイスを初期化して複数の個別回路を選択的に構成するための複数の初期化ソフトウェアを記憶するメモリと、各個別回路に対応した初期化ソフトウェアを前記メモリから選択する手段と、前記選択する手段に対し選択すべき初期化ソフトウェアを指示する指示手段と、装置側とインタフェースする専用回路と、を有し、前記専用回路は、データ信号と制御信号とを別線で分離し、且つ前記制御信号は類似信号同士をゾーン毎に纏めたゾーン分割されている共通化パッケージが提供される。
【0020】
また本発明によれば、装置内で複数用途に共通使用されるプリント板パッケージであって、個別回路を構成するための汎用プログラマブルハードウェア構築デバイスと、前記汎用プログラマブルハードウェア構築デバイスを初期化して個別回路を構成するための初期化ソフトウェアを記憶するメモリと、前記初期化ソフトウェアの種別情報を指示する手段と、前記指示された情報を前記装置側に通知する手段と、前記通知により装置側から受信した初期化ソフトウェアを前記メモリに格納する手段と、装置側とインタフェースする専用回路と、を有し、前記専用回路は、データ信号と制御信号とを別線で分離し、且つ前記制御信号は類似信号同士をゾーン毎に纏めたゾーン分割されている共通化パッケージが提供される。
【0021】
前記汎用プログラマブルハードウェア構築デバイスはFPGA (Field Programmable Gate Array) であり、また前者共通化パッケージで使用されるメモリは前記複数の初期化ソフトウェアのそれぞれを個別に保持する複数の不揮発性メモリであり、後者共通化パッケージで使用されるメモリは揮発性メモリである。
【0022】
前記指示手段による指示は、前記装置側から受信したBWBセルフインベントリ情報によって行われるか、又はパッケージに搭載されたマニュアル設定手段からの指示によって行われる。前記個別回路には対応個別回路パッケージが接続される。
【0023】
発明の各構成は可能な限り互いに組合せることが可能である。
【0024】
【発明の実施の形態】
図3は、本発明による共通ネットワークインタフェースパッケージの第1の基本構成例を示したものである。
図3において、引用符号31〜34は本発明による共通ネットワークインタフェースパッケージ(NW−INF)35に接続される個別回路パッケージの一例を示しており、31は加入者回路(SLC)パッケージ、32はトランク回路(TRK)パッケージ、33はレシーバ回路(REC)パッケージ、そして34は信号制御回路(SGC)パッケージである。
【0025】
共通ネットワークインタフェースパッケージ35は、以下の4つの構成要素から成る。
1)配下の各個別回路パッケージに応じた回路を適宜構成するための汎用プログラマブルハードウェア構築デバイス。本例では前記汎用プログラマブルハードウェア構築デバイスとしてFPGA36を使用している。前記FPGAの一例としてはALTERA(登録商標)のFLEXタイプ等が上げられる。
【0026】
2)前記汎用プログラマブルハードウェア構築デバイスをその配下に接続される各個別回路パッケージに対応して初期化するためのソフトウェアを記憶するメモリ。本例では前記メモリとしてROMを使用し、さらに各個別回路パッケージに共通に対応させるため各個別回路パッケージの初期化ソフトウェアをそれぞれ記憶する複数のROM45〜48を使用している。
【0027】
3)接続される個別回路パッケージに対応した初期化ソフトウェアを選択し、それを前記汎用プログラマブルハードウェア構築デバイスに与える選択手段。本例ではセレクタ回路(SEL)44を使用している。
【0028】
4)ネットワーク部54とインタフェースし、さらに外部から与えられるネットワークインタフェースパッケージ種別情報から前記選択手段に対応する初期化ソフトウェアの選択信号を与えるインタフェース手段。本例ではインタフェース用の専用LSI(INF−LSI)49を使用している。
【0029】
引用符号52はバックボード(BWB)を示しており、搭載シェルフ情報(バックボード種別/版数情報等)を示すBWBセルフインベントリ情報(SI)53がバックボード配線によるレベル信号として共通ネットワークインタフェースパッケージ35に与えられる。なおネットワーク(NW)54は図1と同様である。
【0030】
前記FPGA36は、機能的にみると配下の個別回路パッケージに対応した個別回路部(CIR)37、前記INF−LSI49とのインタフェースを行うインタフェース部(INF)38、そして前記ROM45〜48の内の選択された1つの初期化データをダウンロードするダウンロード制御部(D−CONT)39とで構成される。
【0031】
同様に、前記INF−LSI49は、上位のネットワーク54との間で音声データ及びSD/SCN制御データの通信インタフェースを与えるインタフェース部(INF)50と、前記バックボード52からのBWBセルフインベントリ情報(SI)53をデコードしてROM選択信号の出力し、さらにFPGA36の初期化等を制御する選択制御部(S−CONT)51とで構成される。
【0032】
図4に示す実施態様例は、個別回路パッケージ31〜34を除いた他は図3と全て同じである。本例は配下に個別回路パッケージを特に必要とせず、共通ネットワークインタフェースパッケージ35内のFPGA36による所定回路の構築だけで対処可能な場合の例を示したものである。
【0033】
図5は、BWBセルフインベントリ情報の一例を示したものである。また、図6は、図3のFPGA初期化フローの一例を示している。
ここでは、図5及び図6を参照しながら本発明による共通ネットワークインタフェースパッケージ35の個別回路パッケージ対応部分の構築について説明する。
【0034】
図6において、先ずシェルフに共通ネットワークインタフェースパッケージを搭載した状態で電源が投入されるとINF−LSI49の正常性が確認される(S10)。次に、INF−LSI49がバックボード52からBWBセルフインベントリ情報53を受信すると(S11及び12)、それをもとに各個別回路パッケージを判定し、それに対応したROM45〜48の1つを選択するROMセレクト信号43をセレクタ回路44へ出力する(S13及び14)。
【0035】
図5にはBWBセルフインベントリ情報の一例を示している。
図5の例では、BWBセルフインベントリ情報として4ビット(D3 〜D0 )のレベル信号が与えられる。各ビットの組合せの意味付けは図5の(b)に示されている。なお、ここでは各個別回路パッケージ毎に異なるセルフインベントリ情報が与えられているが、例えばSLC、TRK、及びRECの各パッケージがネットワークインタフェースパッケージに対して同じインタフェースを有する場合には、それらに対して共通の1つのセルフインベントリ情報が与えられる。
【0036】
次に、初期化用ROMの選択によりINF−LSI49はROM初期化信号42をFPGA36のダウンロード制御部(D−CONT)39へ送出する(S15及び16)。前記ダウンロード制御部(D−CONT)39からは初期化開始要求信号41がROM側へ送出され、選択された初期化用ROMはイネーブルとなって以降対応する個別回路パッケージ用の個別回路(CIR)37及びインタフェース部(INF)38を構築するための設計データが読み出される(S17及び18)。その後は、前記シェルフ用のネットワークインタフェースパッケージとして運用状態となる(S19)。
【0037】
上記手順により、図3のネットワークインタフェースパッケージは、配下の個別回路パッケージ31〜34の種別に係わらず、BWBセルフインベントリ情報53に対応する初期化ROM45〜48の1つを選択することにより共通使用が可能となる。
【0038】
図7及び図8は、図3及び図4の別の態様例を示したものである。
図7の例では、図3のセレクタ回路44を使用せず、初期化ROM55を1つだけ使用する例を示している。本例では選択制御部(S−CONT)51からの選択信号を初期化ROM55の高位アドレスに与えることでプログラムページを切り換えるように構成している。各ページには、それぞれ異なる個別回路パッケージ用の初期化プログラムが格納されており、従って本例の場合にも図6の初期化フローがそのまま適用される。
【0039】
図8の例は、BWBセルフインベントリ情報を使用しないネットワークインタフェースパッケージの共通化構成の一例を示したものである。本例ではBWBセルフインベントリ情報に代えて、ネットワークインタフェースパッケージ35に搭載したディップスイッチ(DIP・SW)56をマニュアル設定することによって対応する情報を与える。
【0040】
本構成の場合、マニュアル設定時に設定ミスが生じる欠点はあるが、搭載シェルフを問わないという点でより汎用性のある共通パッケージとすることができる。また、本構成によればFPGA36に限らずINF−LSI側のインタフェース部50もディップスイッチ56からの設定情報により幾つかのインタフェースの1つを選択可能なように構成でき、種々のインタフェースに対応させることができる。
【0041】
図9は、本発明による共通ネットワークインタフェースパッケージの第2の基本構成例を示したものである。また、図10は、図9のFPGA初期化フローの一例を示している。
本構成では初期化ROMに代えて揮発性のRAM57を用いる。図10に示すように、その初期化動作はINF−LSI49がバックボード52からBWBセルフインベントリ情報53を受信するまでは図6と同様である(S20〜22)。
【0042】
次に、受信したBWBセルフインベントリ情報53から構築すべき自パッケージの種別を判断し、そのパッケージ情報を通知部(NTC)60を介して上位側装置である中央処理装置等へ通知する(S23)。それにより上位側装置からは対応するパッケージ初期化データ58が送られ、それをダウンロード制御部(D−CONT)59がRAM59に格納する(S24及び25)。それ以降の手順(S26〜29)は図6と同様である。
【0043】
このように、本例では上位側装置から送られるパッケージ初期化データに基づいてFPGA36を初期化するため、ネットワークインタフェースパッケージ35の汎用性がより一層増大する。また、ネットワークインタフェースパッケージ35のバージョンアップや初期化データのデバッグ等も外部から容易に行うことができる利点がある。なお、本例に図8で示したディップスイッチ構成を適用するこも可能である。
【0044】
図11は、INF−LSI49のインタフェース部(INF)50の一構成例を示したものである。
図11に示すように、本発明ではネットワーク(NW)54とのインターフェースを汎用化するため、1)従来音声データとSD/SCNデータを混在させていたハイウェー構成(図2の(b)参照)を、音声データ用のハイウェーインタフェース部61とSD/SCN等のデータ用のハイウェーインタフェース部62とによりそれらを完全に分離した別線構成とし、その結果データ転送の高速化及びデータ容量の増大等の将来的な要求をも満足する汎用性のある音声及びデータのインタフェースを提供している。
【0045】
さらに、2)前記データ用のハイウェーインタフェース部62にはゾーン分割方式を適用し、前記ハイウェーインタフェース部62にそのためのゾーン分割部(ZONE)63を設けることで、図12で説明するようにデータ処理単位の最適化及びアクセスデータ内容の明確化が達成され、より一層効率的なソフトウェア処理が可能となっている。
【0046】
図12は、本発明によるゾーン分割方式を採用したSD/SCNハイウェーの構成例を示したものである。
図12の(a)に示すように、本例では従来システムとの互換性を考慮してマルチフレーム周期を2msとしている。CPU処理との整合性から各ワードタイムスロト(WTS)は32ビット構成とし、1マルチフレームに1024タイムスロットを割り当てることで従来の8倍のデータ転送容量を確保している。
【0047】
さらに、図12の(b)に示すように一連のタイムスロットには8種類に分割したゾーン0〜ゾーン7を巡回的に割り当てる。図12の(c)の例に示すように、各ゾーン0〜7において、例えば障害情報等のように意味あいが同じ制御データ同士が同じゾーンに当てられ、これにより明確に機能分離された交換処理が可能となる。
【0048】
ゾーン分割することの利点としては、他に障害情報等がまとまっているので監視するポイントが少なくて済むこと、重要ビット(ゾ−ン)部分の読み取り周期を早くするなどの性能向上が可能であること、等が上げられる。例えば、個別PKG抜け(32PKG分)の監視を例にとると、WTS800の32ビットを一回まとめて監視するだけで良い。このように、ゾーン分割方式を採用することによって交換機における汎用的なSD/SCANデータ構成が実現され、インターフェースの共通化によりファーム・ソフト処理の負担軽減/性能向上が可能となる。
【0049】
図13は、本発明による交換システムの構築例を示したものである。
図13において、引用符号71はアナログ電話機用の加入者回路(SLC)パッケージ、72はディジタル電話機用の加入者回路(DLC)パッケージ、73はアナログ用のトランク回路(AT)パッケージ、74はPB信号等のレシーバ回路(REC)パッケージである。本例でこれらはネットワークインタフェース側に共通のインタフェースを有しているため、同じネットワークインタフェースパッケージである集線スイッチ(LTSW)パッケージ78に接続される。
【0050】
本例におけるBWBセルフインベントリ情報は16ビットで構成されているが、上記の場合その配下に複数の個別回路パッケージ71〜74を有していても集線スイッチパッケージ78に与えられるセルフインベントリ情報は1つである。三者通話用トランク(TWT)パッケージ77はその配下に個別回路パッケージを有さずただネットワーク(NW)77に括り付けになるネットワークインタフェースパッケージであり図4の実施例に相当する。
【0051】
引用符号79のネットワークインタフェースパッケージは信号制御回路(SGC)パッケージ75の多重/分離回路(SGCMDX)パッケージである。
図14には多重/分離回路パッケージ75の一構成例を示している。点線枠36内はFGPAで構成した多重/分離部の回路ブロックを示し、点線枠49内は専用LSIで構成したネットワーク側のインタフース部の回路ブロックをそれぞれ示している。本例では信号制御回路パッケージ75の側の複数の音声及び制御ハイウェーがネットワーク(NW)85の側で1つの音声ハイウェーとSD/SCNハイウェーに多重化される。
【0052】
その他のブロックについては本願発明と直接の関連性を有しないため、ここでは機能名称の説明だけに留める。84はデジタル回線用トランク(TIMF)、86はハイウェースイッチ(SW)、87はトーン発生器(TNG)、88はパス制御回路(LRPCM)、76及び89はバスアービタ(PSA)、そして90は中央処理回路(CPU)である。
【0053】
本例の交換システムでは、バックボードのセルフインベントリ情報によって各装置のネットワークインタフースパッケージ77〜79は自パッケージがどのシェルフに搭載されているかを容易に認識することができる。また、ネットワ−ク85側のインタフェース81〜83も図11及び14で示したように共通化されている。従って、図13に斜線で示した本願発明による共通ネットワークインタフースパッケージ77〜79は1種類のパッケージでどのシェルフにも搭載可能である。
【0054】
【発明の効果】
以上、本発明によれば以下のような種種の有用な効果を奏する。
第1に、汎用プログラマブル・デバイスが、各装置に搭載されるネットワークインタフースパッケージを共通にすることで、ネットワークインタフースパッケージを1枚のパッケージで共用できる。それにより、パッケージのコストダウンが可能となり、また汎用プログラマブル・デバイスを共通化することで部品価格の低減を達成することも可能となる。さらに、パッケージ数の減少による保守性の向上(ストックパッケージの減少。パッケージ挿入ミスの減少)を図ることができる。
【0055】
また、パッケージも1種類ですむため設計/製造工数が削減され、さらに試験設備の共有化が図られる。このため、将来的にネットワークインタフースパッケージに接続される個別回路パッケージが増加しても、容易に対応可能である。
【0056】
第2に、SD/SCANデータの通知ビット数を増やし、且つゾーン分割により各ゾーン毎に同じ意味合いのビット情報をまとめることで、汎用的なSD/SCAN収容構成をとることができた。この汎用的なSD/SCAN収容構成により以下の効果を奏する。
【0057】
ネットワークインタフースパッケージの種別を問わないパッケージの共通化に対応可能となり、将来的なビット情報の追加・削除等の対応も容易に行える。また、ゾーン化によりファーム・ソフトの監視が容易に可能なビット収容構成をとることができファーム・ソフト処理性能を向上させることができる。
【0058】
上記第1及び第2の効果により、顧客に対して高機能/高信頼性及びコストダウンした交換システムを提供することが可能となる。
なお、これまでは交換システムにおけるネットワークインタフースパッケージの共通化について述べてきたが、これまで述べたパッケージ共通化の手法はそれに限定されることなく一般の装置パッケージに容易に適用可能なことはいうまでもない。
【図面の簡単な説明】
【図1】従来の交換システムの一例を示した図である。
【図2】ネットワークインタフェース部とネットワーク部との間のハイウェー構成の一例を示した図である。
【図3】本発明による共通ネットワークインタフェースパッケージの第1の基本構成例を示した図である。
【図4】図3の別の態様例を示した図である。
【図5】BWBセルフインベントリ情報の一例を示した図である。
【図6】図3のFPGA初期化フローの一例を示した図である。
【図7】図3及び4の別の態様例(1)を示した図である。
【図8】図3及び4の別の態様例(2)を示した図である。
【図9】本発明による共通ネットワークインタフェースパッケージの第2の基本構成例を示した図である。
【図10】図9のFPGA初期化フローの一例を示した図である。
【図11】INF−LSIのインタフェース部の一構成例を示した図である。
【図12】SD/SCNハイウェーの構成例を示した図である。
【図13】本発明による交換システムの構築例を示した図である。
【図14】多重/分離回路パッケージの一構成例を示した図である。
【符号の説明】
31…加入者回路パッケージ
32…トランク回路パッケージ
33…レシーバ回路パッケージ
34…信号制御回路パッケージ
35…ネットワークインタフェースパッケージ
36…FPGA
37…個別回路部
38、50…インタフェース部
39…ダウンロード制御部
44…セレクタ回路
45〜48、55…ROM
49…専用LSI
51…選択制御部
52…バックボード
53…BWBセルフインベントリ情報
54…ネットワーク部
56…ディップスイッチ
57…RAM
61…音声ハイウェーインタフェース
62…SD/SCNハイウェーインタフェース
63…ゾーン分割部
Claims (17)
- 装置内で複数用途に共通使用される回路パッケージであって、
個別回路を構成するための汎用プログラマブルハードウェア構築デバイスと、
前記汎用プログラマブルハードウェア構築デバイスを初期化して複数の個別回路を選択的に構成するための複数の初期化ソフトウェアを記憶するメモリと、
各個別回路に対応した初期化ソフトウェアを前記メモリから選択する手段と、
前記選択する手段に対し選択すべき初期化ソフトウェアを指示する指示手段と、
装置側とインタフェースする専用回路と、を有し、
前記専用回路は、データ信号と制御信号とを別線で分離し、且つ前記制御信号は類似信号同士をゾーン毎に纏めたゾーン分割されていることを特徴とする共通化パッケージ。 - 前記回路パッケージは、プリント板パッケージである請求項1記載のパッケージ。
- 前記汎用プログラマブルハードウェア構築デバイスは、FPGAである請求項1記載のパッケージ。
- 前記メモリは、前記複数の初期化ソフトウェアのそれぞれを個別に保持する複数の不揮発性メモリからなる請求項1記載のパッケージ。
- 前記指示手段による指示は、前記装置側から受信したBWBセルフインベントリ情報によって行われる請求項1記載のパッケージ。
- 前記指示手段はパッケージに搭載されたマニュアル設定手段である請求項1記載のパッケージ。
- 前記個別回路には対応個別回路パッケージが接続される請求項1記載のパッケージ。
- 前記共通化パッケージは、ネットワークインタフェースパッケージである請求項1〜7のいずれか一つに記載のパッケージ。
- 前記共通化パッケージは、ネットワークインタフェースパッケージであり、且つ前記データ信号は音声ハイウェー信号であり、前記制御信号はSD/SCNハイウェー信号である請求項1記載のパッケージ。
- 装置内で複数用途に共通使用されるプリント板パッケージであって、
個別回路を構成するための汎用プログラマブルハードウェア構築デバイスと、
前記汎用プログラマブルハードウェア構築デバイスを初期化して個別回路を構成するための初期化ソフトウェアを記憶するメモリと、
前記初期化ソフトウェアの種別情報を指示する手段と、
前記指示された情報を前記装置側に通知する手段と、
前記通知により装置側から受信した初期化ソフトウェアを前記メモリに格納する手段と、
装置側とインタフェースする専用回路と、を有し、
前記専用回路は、データ信号と制御信号とを別線で分離し、且つ前記制御信号は類似信号同士をゾーン毎に纏めたゾーン分割されていることを特徴とする共通化パッケージ。 - 前記汎用プログラマブルハードウェア構築デバイスは、FPGAである請求項10記載のパッケージ。
- 前記メモリは、揮発性メモリからなる請求項10記載のパッケージ。
- 前記指示手段による指示は、前記装置側から受信したBWBセルフインベントリ情報によって行われる請求項10記載のパッケージ。
- 前記指示手段は、パッケージに搭載されたマニュアル設定手段である請求項10記載のパッケージ。
- 前記個別回路には対応個別回路パッケージが接続される請求項10記載のパッケージ。
- 前記共通化パッケージは、ネットワークインタフェースパッケージ である請求項10〜15のいずれか一つに記載のパッケージ。
- 前記共通化パッケージは、ネットワークインタフェースパッケージであり、且つ前記データ信号は音声ハイウェー信号であり、前記制御信号はSD/SCNハイウェー信号である請求項10記載のパッケージ。
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