KR101660022B1 - 버스 인터페이스 효율을 향상시키기 위한 장치 및 방법 - Google Patents

버스 인터페이스 효율을 향상시키기 위한 장치 및 방법 Download PDF

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Abstract

본 발명은 버스 인터페이스 효율을 향상시키기 위한 장치 및 방법에 관한 것으로서, 서브 모듈은 상기 서브 모듈의 동작을 처리하는 서브 CPU(sub CPU); 메인 모듈의 제어 신호 및 클럭(clock) 및 상기 서브 모듈의 제어 신호 및 클럭을 제어하는 신호 제어부; 및 상기 메인 모듈 및 상기 서브 모듈이 이중으로 액세스 가능한 DPRAM을 포함하고, 상기 DPRAM은 상기 서브 모듈의 동작을 제어하기 위한 제어 정보, 상기 서브 모듈의 동작 상태를 나타내는 상태 정보, 상기 메인 모듈의 출력 처리 정보 및 상기 서브 모듈의 입력 처리 정보를 저장하는 것을 특징으로 한다.

Description

버스 인터페이스 효율을 향상시키기 위한 장치 및 방법{APPARATUS AND METHOD FOR IMPROVING EFFICIENCY OF BUS INTERFACE}
본 발명은 버스 인터페이스 효율을 향상시키기 위한 장치 및 방법으로서, 더욱 상세하게는, 메인 모듈과 서브 모듈이 DPRAM(Dual Port RAM)을 통해 제어 정보, 상태 정보, 출력 처리 정보, 및 입력 처리 정보를 교환하는 네트워크에서 버스 인터페이스 효율을 향상시키기 위한 장치 및 방법에 관한 것이다.
종래의 산업 자동화 영역에서, 제어 시스템을 주관하는 Host와 개별적인 기능을 수행하는 I/O(Input/Output), 통신 모듈 등의 특수 모듈간의 네트워킹의 경우, DPRAM을 통해 데이터를 교환하고 있었다.
통상적으로 Host의 제어 정보와 특수 모듈의 상태 정보는 컨트롤 데이터이기에 대량의 블록 데이터가 아닌, 워드 단위의 단순 구조의 소량 데이터로 구성되어 있었다.
하지만, Host와 특수 모듈의 I/O 데이터는, 특수 모듈이 프로세싱한 데이터 또는 통신 데이터 등으로서 대량으로 교환되어야 하고, 데이터의 동시성(consistency)을 위해 세마포어(semaphore)에 의한 핸드쉐이크(handshake) 방식을 사용하여, 비교적 장시간 액세스권을 갖고 기록 및 판독을 해야 했다.
이러한 산업 제어 분야에서 효율성 문제가 대두되었고, 따라서 전체 제어 시스템의 효율을 증가시키는 것이 요구되고 있다.
본 발명은, 상술한 기술적 배경을 바탕으로 발명되었으며, 이상에서 살핀 기술적 요구를 충족시킴은 물론 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 발명할 수 없는 추가적인 기술요소들을 제공하기 위해 발명되었다.
본 발명은 DPRAM을 이용한 메인 모듈과 서브 모듈과의 네트워킹에서 버스 인터페이스의 효율을 증가시켜, 종국적으로는 전체 제어 시스템의 효율을 증가시키는 것을 해결 과제로 한다.
한편, 본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 기술적 과제가 포함될 수 있다.
상기와 같은 과제를 해결하기 위한 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 서브 모듈은, 상기 서브 모듈의 동작을 처리하는 서브 CPU(sub CPU); 메인 모듈의 제어 신호 및 클럭(clock) 및 상기 서브 모듈의 제어 신호 및 클럭을 제어하는 신호 제어부; 및 상기 메인 모듈 및 상기 서브 모듈이 이중으로 액세스 가능한 DPRAM을 포함하고, 상기 DPRAM은 상기 서브 모듈의 동작을 제어하기 위한 제어 정보, 상기 서브 모듈의 동작 상태를 나타내는 상태 정보, 상기 메인 모듈의 출력 처리 정보 및 상기 서브 모듈의 입력 처리 정보를 저장하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 서브 모듈은, 상기 메인 모듈이 상기 제어 정보를 기록하면, 상기 서브 모듈이 상기 DPRAM을 통해 상기 제어 정보를 판독하고, 상기 서브 모듈이 상기 상태 정보를 기록하면, 상기 메인 모듈이 상기 DPRAM을 통해 상기 상태 정보를 판독하며, 상기 메인 모듈이 상기 출력 처리 정보를 기록하면, 상기 서브 모듈이 상기 DPRAM을 통해 상기 출력 처리 정보를 판독하며, 그리고 상기 서브 모듈이 상기 입력 처리 정보를 기록하면, 상기 메인 모듈이 상기 DPRAM을 통해 상기 입력 처리 정보를 판독하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 서브 모듈은, 상기 제어 정보, 상기 상태 정보, 상기 출력 처리 정보, 및 상기 입력 처리 정보가 워드 단위 데이터로 구성된 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 서브 모듈은, 상기 DPRAM이 동기식 DPRAM(synchronous DPRAM)인 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 서브 모듈은, 상기 신호 제어부가 상기 메인 모듈의 클럭 및 상기 서브 모듈의 클럭을 인버팅(invert)시켜, 상기 메인 모듈의 메인 CPU의 제어 신호 및 상기 서브 CPU의 제어 신호를 재형성하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 서브 모듈은, 상기 메인 모듈의 동작이 비정상적인 상태로 진입하는 경우, 상기 서브 모듈이 에러를 나타내기 위한 알람을 발생시키고, 상기 DPRAM을 통해 상기 메인 모듈에 인터럽트 신호(interrupt signal)를 전송하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 서브 모듈은, 상기 메인 모듈이 상기 인터럽트 신호를 수신시, 상기 DPRAM을 통해 상기 서브 모듈에 비상사태 경보(emergency alert)를 전송하는 것을 특징으로 한다.
한편, 상기와 같은 과제를 해결하기 위한 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 방법은, 메인 모듈 및 서브 모듈이 이중으로 액세스 가능한 DPRAM에 액세스하여, 상기 서브 모듈의 동작을 제어하기 위한 제어 정보를 처리하는 단계; 상기 메인 모듈 및 상기 서브 모듈이 상기 DPRAM에 액세스하여, 상기 서브 모듈의 동작 상태를 나타내는 상태 정보를 처리하는 단계; 상기 메인 모듈 및 상기 서브 모듈이 상기 DPRAM에 액세스하여, 상기 메인 모듈의 출력 처리 정보를 처리하는 단계; 및 상기 메인 모듈 및 상기 서브 모듈이 상기 DPRAM에 액세스하여, 상기 서브 모듈의 입력 처리 정보를 처리하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 방법은, 상기 제어 정보를 처리하는 단계가, 상기 메인 모듈이 상기 제어 정보를 기록하면, 상기 서브 모듈이 상기 DPRAM을 통해 상기 제어 정보를 판독하는 단계를 포함하고, 상기 상태 정보를 처리하는 단계가, 상기 서브 모듈이 상기 상태 정보를 기록하면, 상기 메인 모듈이 상기 DPRAM을 통해 상기 상태 정보를 판독하는 단계를 포함하며, 상기 출력 처리 정보를 처리하는 단계가, 상기 메인 모듈이 상기 출력 처리 정보를 기록하면, 상기 서브 모듈이 상기 DPRAM을 통해 상기 출력 처리 정보를 판독하는 단계를 포함하며, 그리고 상기 입력 처리 정보를 처리하는 단계가, 상기 서브 모듈이 상기 입력 처리 정보를 기록하면, 상기 메인 모듈이 상기 DPRAM을 통해 상기 입력 처리 정보를 판독하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 방법은, 상기 제어 정보, 상기 상태 정보, 상기 출력 처리 정보, 및 상기 입력 처리 정보는 워드 단위 데이터로 구성된 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 방법은, 상기 DPRAM이 동기식 DPRAM인 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 방법은, 상기 제어 정보를 처리하는 단계, 상기 상태 정보를 처리하는 단계, 상기 출력 처리 정보를 처리하는 단계, 또는 상기 입력 처리 정보를 처리하는 단계에서, 상기 서브 모듈이 상기 메인 모듈의 클럭 및 상기 서브 모듈의 클럭을 인버팅시켜, 상기 메인 모듈의 제어 신호 및 상기 서브 모듈의 제어 신호를 재형성하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 방법은, 상기 제어 정보를 처리하는 단계, 상기 상태 정보를 처리하는 단계, 상기 출력 처리 정보를 처리하는 단계, 또는 상기 입력 처리 정보를 처리하는 단계에서, 상기 메인 모듈의 동작이 비정상적인 상태로 진입하는 경우, 상기 서브 모듈이 에러를 나타내기 위한 알람을 발생시키고, 상기 DPRAM을 통해 상기 메인 모듈에 인터럽트 신호를 전송하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 방법은, 상기 제어 정보를 처리하는 단계, 상기 상태 정보를 처리하는 단계, 상기 출력 처리 정보를 처리하는 단계, 또는 상기 입력 처리 정보를 처리하는 단계에서, 상기 메인 모듈이 상기 인터럽트 신호를 수신시, 상기 DPRAM을 통해 상기 서브 모듈에 비상사태 경보를 전송하는 것을 특징으로 한다.
본 발명은 산업 시스템의 제어를 주관하는 메인 모듈과 개별 기능을 수행하는 서브 모듈이 DPRAM에 병렬적으로 액세스하여, 데이터를 처리할 수 있게 한다.
또한, 본 발명은 서브 모듈의 동작을 제어하기 위한 제어 정보 및 서브 모듈의 동작 상태를 나타내는 상태 정보 뿐만 아니라 메인 모듈의 출력 처리 정보 및 서브 모듈의 입력 처리 정보에 대해서도 워드 단위 데이터로 구성하여, 세마포어에 의한 핸드쉐이크의 필요없이 액세스 시간을 균일하게 하고, 따라서 설계 및 제어 성능을 향상시킬 수 있게 한다.
또한, 본 발명은 동기식 DPRAM을 사용하고, 메인 모듈의 클럭 및 서브 모듈의 클럭을 인버팅시켜, 메인 모듈 및 서브 모듈이 DPRAM에 자유롭게 액세스 가능한바, 액세스 시간을 고정시킬 수 있게 한다.
또한, 본 발명은 메인 모듈 또는 서브 모듈의 동작 이상을 감지하여 비상사태 경보 처리를 할 수 있게 한다.
또한, 본 발명은 향상된 버스 인터페이스를 이용한 제어 시스템을 제공하여, 산업 자동화 영역에서 여러 산업 네트워크와의 인터페이스 규격을 통일시킬 수 있게 한다.
한편, 본 발명의 효과는 이상에서 언급한 효과들로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 효과들이 포함될 수 있다.
도 1은, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 장치의 구성을 나타내는 구성도이다.
도 2는, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 장치의 동작을 나타내는 개념도이다.
도 3a는, 통상적으로 메인 모듈과 서브 모듈이 DPRAM에 액세스하는 프로세스를 나타내는 개념도이다.
도 3b는, 통상적으로 메인 모듈과 서브 모듈이 DPRAM에 액세스할 때, 발생하는 신호들의 동작을 나타내는 그래프이다.
도 4는, 본 발명의 메인 모듈과 서브 모듈이 동기식 DPRAM에 액세스할 때, 발생하는 신호들의 동작을 나타내는 그래프이다.
도 5a는, 종래의 메인 모듈과 서브 모듈이 DPRAM에 액세스할 때의 개략적인 프로세스를 나타내는 흐름도이다.
도 5b는, 본 발명의 메인 모듈과 서브 모듈이 DPRAM에 액세스할 때의 개략적인 프로세스를 나타내는 흐름도이다.
이하, 첨부된 도면들을 참조하여 본 발명에 따른 '버스 인터페이스 효율을 향상시키기 위한 장치 및 방법'을 상세하게 설명한다. 설명하는 실시예들은 본 발명의 기술 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로 이에 의해 본 발명이 한정되지 않는다. 또한, 첨부된 도면에 표현된 사항들은 본 발명의 실시예들을 쉽게 설명하기 위한 도식화된 도면으로 실제로 구현되는 형태와 상이할 수 있다.
한편, 이하에서 표현되는 각 구성부는 본 발명을 구현하기 위한 예일 뿐이다. 따라서, 본 발명의 다른 구현에서는 본 발명의 사상 및 범위를 벗어나지 않는 범위에서 다른 구성부가 사용될 수 있다.
또한, 어떤 구성요소들을 '포함'한다는 표현은, 개방형의 표현으로서 해당 구성요소들이 존재하는 것을 단순히 지칭할 뿐이며, 추가적인 구성요소들을 배제하는 것으로 이해되어서는 안 된다.
또한, '제 1, 제 2' 등과 같은 표현은, 복수의 구성들을 구분하기 위한 용도로만 사용된 표현으로써, 구성들 사이의 순서나 기타 특징들을 한정하지 않는다.
또한, 본 교시들이 다양한 실시예들과 관련하여 기술되지만, 본 교시들이 그러한 실시예들로 한정되도록 의도되지 않는다. 오히려, 본 기술분야의 통상의 기술자들에 의해 이해되는 바와 같이, 본 교시들은 다양한 대안들, 수정들, 및 동등물들을 포함한다.
이하, 도 1을 통해, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 장치의 구성에 대하여 구체적으로 살펴본다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 서브 모듈(200)은 DPRAM(210), 서브 CPU(220) 및 신호 제어부(230)를 포함할 수 있고, 메인 CPU(110)를 포함하는 메인 모듈(100)과 통신할 수 있다.
상기 서브 CPU(220)는 상기 서브 모듈(200)의 동작을 처리할 수 있고, 상기 신호 제어부(230)는 상기 메인 모듈(100)의 클럭과 상기 메인 모듈(100)에 내장된 메인 CPU(110)의 제어 신호를 제어할 수 있고, 또한 상기 서브 모듈(200)의 클럭과 상기 서브 모듈(200)에 내장된 서브 CPU(220)의 제어 신호를 제어할 수 있다. 또한, 상기 메인 CPU(110)는 상기 메인 모듈(100)의 동작을 처리할 수 있다. 또한, 상기 DPRAM(210)은 이중 액세스 구조의 기억 장치로서, 보통의 RAM은 하나의 CPU가 액세스할 수 있는 구조로 되어 있으나, 상기 DPRAM(210)은 2개의 CPU가 병렬적으로 액세스할 수 있는 구조로 되어 있다. 따라서, 상기 DPRAM(210)은 상기 메인 모듈(100)과 상기 서브 모듈(200)로 하여금 데이터를 교환할 수 있게 한다.
본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 서브 모듈(200) 및 그 구성요소들은 보드 상에 칩이나 부속 모듈로 장착됨으로써 구성될 수 있다. 또한, 상기 서브 모듈(200)은 메인 모듈(100)과 접속하기 위한 결합 장치 또는 배선 등을 통해 메인 모듈(100)과 연결될 수 있다.
이하, 도 2를 통해, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 장치의 동작, 즉 메인 모듈(100)과 서브 모듈(200) 사이에서 DPRAM(210)의 동작에 대해 구체적으로 살펴본다.
도 2를 참조하면, 메인 모듈(100)은 서브 모듈(200)과 데이터를 원활하게 교환하기 위해, 서브 모듈(200)의 동작을 제어하기 위한 제어 정보(211), 서브 모듈(200)의 동작 상태를 나타내는 상태 정보(212), 메인 모듈(100)의 출력 처리 정보(213) 및 서브 모듈(200)의 입력 처리 정보(214)를 교환할 수 있다. 따라서, DPRAM(210)은 제어 정보(211), 상태 정보(212), 출력 처리 정보(213) 및 입력 처리 정보(214)를 저장할 수 있다.
예를 들어, 유량 제어를 위한 제어 시스템에서, 서브 모듈(200)은 유량 제어를 위한 특수 모듈일 수 있고, 메인 모듈(100)은 유량 제어를 위한 제어 시스템을 주관하는 Host 모듈일 수 있다. 메인 모듈(100)은 유량의 속도, 시간 등을 제어하기 위해 초기에 세팅된 "연산에 대한 제어 변수"를 포함하는 제어 정보(211)를 서브 모듈(200)에 제공하거나, "유량을 얼마로 하라", "연산 참조 입력값"의 형태들을 포함하는 출력 처리 정보(213)를 서브 모듈(200)에 제공할 수 있다. 상기 정보들을 수신한 서브 모듈(200)은 수신된 제어 변수들로 연산함으로써 밸브를 조정하고, 최종적으로 유량을 조절할 수 있다. 또한, 서브 모듈(200)은 그 결과를 "현재 유량이 얼마이다"라는 특정 동작 상태 및 경보 상태를 포함하는 상태 정보(212)를 메인 모듈(100)에 제공하거나, "현재 밸브의 열린 정도를 나타내는 연산값", "현재의 유량"을 포함하는 입력 처리 정보(214)를 메인 모듈(100)에 제공할 수 있다.
구체적으로, 메인 모듈(100)이 제어 정보(211)를 기록하면, 서브 모듈(200)이 DPRAM(210)을 통해 상기 제어 정보(211)를 판독할 수 있고, 서브 모듈(200)이 상태 정보(212)를 기록하면, 메인 모듈(100)이 DPRAM(210)을 통해 상기 상태 정보(212)를 판독할 수 있으며, 메인 모듈(100)이 출력 처리 정보(213)를 기록하면, 서브 모듈(200)이 DPRAM(210)을 통해 상기 출력 처리 정보(213)를 판독할 수 있으며, 그리고 서브 모듈(200)이 입력 처리 정보(214)를 기록하면, 메인 모듈(100)이 DPRAM(210)을 통해 상기 입력 처리 정보(214)를 판독할 수 있다.
여기서, 제어 정보(211)는 서브 모듈(200)을 제어하기 위한 파라미터로 구성될 수 있고, 상태 정보(212)는 서브 모듈(200)의 동작 상태를 나타내기 위한 제어 정보 신호인바, 대량의 블록 데이터가 아닌, 워드 단위의 소량 데이터로 구성될 수 있다.
하지만, 통상적으로, I/O 데이터는 서브 모듈(200)이 프로세싱한 데이터, 또는 통신 데이터 등으로서 대량으로 교환되어야 하고, 데이터의 동시성 또는 무결성(integrity)을 위해 세마포어에 의한 핸드쉐이크 방식을 사용하여, 비교적 장시간 액세스권을 갖고 기록 및 판독을 해야한다.
이하, 도 3a 및 3b를 통해, 통상적으로 메인 모듈과 서브 모듈이 DPRAM에 액세스하는 프로세스, 및 통상적으로 메인 모듈과 서브 모듈이 DPRAM에 액세스할 때, 발생하는 신호들의 동작에 대해 구체적으로 살펴본다.
도 3a를 참조하면, DPRAM(210)은 메인 CPU(110)와 서브 CPU(220)로 하여금 병렬적으로 액세스하게 할 수 있다. 하지만, 메인 CPU(110)와 서브 CPU(220)가 완전히 동시에 액세스 가능한 것이 아니다. 예를 들어, 메인 CPU(110)가 먼저 액세스를 하면, 서브 CPU(220)는 그 후에 액세스를 할 수 있다.
구체적으로, 도 3b를 참조하면, 메인 CPU(110)의 CS(Chip Select) 신호가 먼저 폴링 에지(falling edge)되고, 그 후에 서브 CPU(220)의 CS 신호가 폴링 에지될 수 있다. 그러면, 메인 CPU(110)보다 늦게 액세스를 한 서브 CPU(220)에 대해서는 BUSY 신호가 폴링 에지되고, 이는 메인 CPU(110)의 CS 신호가 라이징 에지(rising edge)될 때까지 유지될 수 있다. 그리고, 메인 CPU(110)의 CS 신호가 라이징 에지되고 나서야, 서브 CPU(220)의 BUSY 신호가 라이징 에지되고, 그 후 서브 CPU(220)의 CS 신호가 라이징 에지될 수 있다.
하지만, 이러한 구조에서는 뒤늦게 액세스한 CPU는 BUSY 신호가 걸리는 만큼 WAIT 상태에 있게 되고, 이러한 WAIT 상태에 있게 되는 시간은 결정적이지 않을 수 있다. 구체적으로, 메인 CPU(110)와 서브 CPU(220)가 동일 번지에 대한 액세스가 많이 일어나면, 시간이 오래 걸리고, 동일 번지에 대한 액세스가 적게 일어나면, 시간이 빨라지게 되어, 제어 시스템의 액세스 효율이 불규칙적으로 된다는 것이다. 따라서, 기존의 제어 시스템에서는 메인 CPU(110)이든지, 서브 CPU(220)이든지 DPRAM에 액세스할 때 얼마나 시간이 걸리는지 확정할 수 없는 문제가 있을 수 있다.
또한, I/O 데이터는 전술한 바와 마찬가지로, 용량이 크고, 데이터의 동시성을 위해 세마포어에 의한 핸드쉐이크 방식을 사용하여 액세스권 획득하는바, 대량의 데이터를 기록 및 판독해야하기 때문에, 데이터의 리프레쉬(refresh)가 불규칙한 문제가 있을 수 있다.
따라서, 상기 문제를 해결하기 위해, 본 발명의 출력 처리 정보(213) 및 입력 처리 정보(214)는 워드 단위 데이터로 구성될 수 있다. 즉, 제어 정보(211) 및 상태 정보(212) 뿐만 아니라 출력 처리 정보(213) 및 입력 처리 정보(214)도 워드 단위 데이터로 구성함으로써, 핸드 쉐이크에 의한 블럭 리프레쉬가 아닌 워드 단위의 액세스가 가능해질 수 있다. 따라서, 메인 모듈(100)과 서브 모듈(200)의 액세스 시간이 매우 균일하게 되어, 제어 성능이 크게 향상될 수 있다.
이 때, 상기 워드 단위 데이터는 16 bit, 32 bit 또는 64 bit의 데이터를 포함할 수 있다.
또한, 상기 문제를 해결하기 위해, 본 발명의 DPRAM(210)은 동기식 DPRAM일 수 있다. 구체적으로, 동기식 DPRAM은 메인 모듈(100)과 서브 모듈(200)이 클럭을 기반으로 동작하게 할 수 있고, 본 발명의 일 실시예에 따른 신호 제어부(230)는 메인 모듈(100)의 메인 CPU(110)의 클럭 및 서브 CPU(220)의 클럭을 재형성하여, 메인 모듈(100)의 클럭 및 서브 모듈(200)의 클럭이 인버팅되게 할 수 있다.
이하, 도 4를 통해, 본 발명의 메인 모듈(100)과 서브 모듈(200)이 동기식 DPRAM에 액세스할 때, 발생하는 신호들의 동작에 대해 구체적으로 살펴본다.
도 4를 참조하면, 메인 모듈(100) 측에서 CS 신호가 임의 형태로 가해져도, 동기식 DPRAM의 내부에서는 이를 클럭으로 샘플링하여, 클럭에 맞추어 기록 또는 판독 동작을 할 수 있다. 이는 서브 모듈(200) 측에서도 동일하게 적용될 수 있다. 구체적으로, 메인 모듈(100)의 클럭이 라이징 에지시, 메인 모듈(100) 측에서 어드레스 A0가 로드(load)되고, 데이터 D1이 기록 또는 판독될 수 있다. 이 때, 서브 모듈(200)의 클럭은 메인 모듈(100)의 HOLD 시간 동안 LOW 상태이므로, 서브 모듈(200)과 메인 모듈(100)의 액세스 충돌이 발생하지 않는다. 또한, 서브 모듈(200)의 클럭이 라이징 에지시, 서브 모듈(200) 측에서 어드레스 A0가 로드되고, 데이터 D0가 기록 또는 판독될 수 있다. 이 때, 메인 모듈(100)의 클럭도 High 상태를 유지하므로, 서브 모듈(200)과 메인 모듈(100)의 액세스 충돌이 발생하지 않는다. 이러한 프로세스는 인버팅된 메인 모듈(100)의 클럭과 서브 모듈(200)의 클럭이 진행하는 동안에 계속적으로 수행될 수 있다.
따라서, 메인 모듈(100)과 서브 모듈(200)이 인버팅된 클럭을 사용함으로써, 메인 모듈(100)과 서브 모듈(200) 측에서 BUSY나 READY(WAIT)의 상태없이 자유롭게 액세스가 가능할 수 있다.
이하, 도 5a를 통해, 종래의 메인 모듈과 서브 모듈이 DPRAM에 액세스할 때의 개략적인 프로세스에 대해 구체적으로 살펴본다.
도 5a를 참조하면, 종래의 방법에서, 메인 모듈과 서브 모듈이 DPRAM을 통해 제어 정보를 처리하는 단계(S11 단계)는, 메인 모듈이 제어 정보를 기록하면, 서브 모듈이 DPRAM을 통해 상기 제어 정보를 판독하는 단계를 포함할 수 있고, 상태 정보를 처리하는 단계(S12 단계)는, 서브 모듈이 상태 정보를 기록하면, 메인 모듈이 DPRAM을 통해 상기 상태 정보를 판독하는 단계를 포함할 수 있다.
하지만, 전술한 바와 마찬가지로, DPRAM은 메인 CPU와 서브 CPU로 하여금 병렬적으로 액세스하게 하지만, 메인 CPU와 서브 CPU가 완전히 동시에 액세스 가능한 것이 아니다. 따라서, 이러한 구조에서는 뒤늦게 액세스한 CPU는 BUSY 신호가 걸리는 만큼 WAIT 상태에 있게 되고, 이러한 WAIT 상태에 있게 되는 시간은 결정적이지 않을 수 있다. 구체적으로, 메인 CPU와 서브 CPU가 동일 번지에 대한 액세스가 많이 일어나면, 시간이 오래 걸리고, 동일 번지에 대한 액세스가 적게 일어나면, 시간이 빨라지게 되어, 제어 시스템의 액세스 효율이 불규칙적으로 된다는 것이다. 따라서, 기존의 제어 시스템에서는 메인 CPU이든지, 서브 CPU이든지 DPRAM에 액세스할 때 얼마나 시간이 걸리는지 확정할 수 없어 액세스 시간이 변동되는 문제가 있을 수 있다.
또한, 출력 처리 정보를 처리하는 단계는, 출력 처리 정보에 대한 액세스권을 요청하는 단계(S13 단계), 상기 액세스권을 취득하면 출력 처리 정보에 대해 엑세스하고 상기 액세스권을 취득하지 못하면 출력 처리 정보에 대한 액세스권을 다시 요청하는 단계(S14 단계), 상기 액세스권을 취득한 후 출력 처리 정보에 대한 액세스권을 반납하는 단계(S15 및 S16 단계)를 포함할 수 있다.
또한, 입력 처리 정보를 처리하는 단계는, 입력 처리 정보에 대한 액세스권을 요청하는 단계(S17 단계), 상기 액세스권을 취득하면 입력 처리 정보에 대해 엑세스하고 상기 액세스권을 취득하지 못하면 입력 처리 정보에 대한 액세스권을 다시 요청하는 단계(S18 단계), 상기 액세스권을 취득한 후 입력 처리 정보에 대한 액세스권을 반납하는 단계(S19 및 S20 단계)를 포함할 수 있다.
하지만, 전술한 바와 마찬가지로, 출력 처리 정보 또는 입력 처리 정보에 대한 액세스권을 요청하고, 상기 액세스권의 취득 여부를 판단하는 단계에서, I/O 데이터는 용량이 크고, 데이터의 동시성 또는 무결성을 위해 세마포어에 의한 핸드쉐이크 방식을 사용하여 액세스권 취득하는바, 대량의 데이터를 기록 및 판독해야하기 때문에, 데이터의 리프레쉬가 불규칙할 수 있다. 즉, 액세스권의 취득 시간을 확정하기 어려운 문제가 있을 수 있다.
이하, 도 5b를 통해, 본 발명의 메인 모듈과 서브 모듈이 DPRAM에 액세스할 때의 개략적인 프로세스에 대해 구체적으로 살펴본다.
도 5b를 참조하면, 제어 정보(211)를 처리하는 단계(S21 단계)는 메인 모듈(100)이 제어 정보(211)를 기록하면 서브 모듈(200)이 DPRAM(210)을 통해 상기 제어 정보(211)를 판독하는 단계를 포함할 수 있고, 상태 정보(212)를 처리하는 단계(S22 단계)는 서브 모듈(200)이 상태 정보(212)를 기록하면 메인 모듈(100)이 DPRAM(210)을 통해 상기 상태 정보(212)를 판독하는 단계를 포함할 수 있다.
이 때, 전술한 바와 마찬가지로, 본 발명의 DPRAM(210)은 동기식 DPRAM일 수 있고, 동기식 DPRAM은 메인 모듈(100)과 서브 모듈(200)이 클럭을 기반으로 동작하게 할 수 있다. 따라서, 서브 모듈(200)은 메인 모듈(100)의 클럭 및 서브 모듈(200)의 클럭을 인버팅시켜, 메인 모듈(100)의 제어 신호와 서브 모듈(200)의 제어 신호를 재형성할 수 있다. 그 결과, 메인 모듈(100)과 서브 모듈(200) 측에서 BUSY나 READY(WAIT)의 상태없이 자유롭게 액세스가 가능한바, 액세스 시간을 고정시킬 수 있다.
또한, 출력 처리 정보(213)를 처리하는 단계(S23 단계)는 메인 모듈(100)이 출력 처리 정보(213)를 기록하면 서브 모듈(200)이 DPRAM(210)을 통해 상기 출력 처리 정보(213)를 판독하는 단계를 포함할 수 있고, 입력 처리 정보(214)를 처리하는 단계(S24 단계)는 서브 모듈(200)이 입력 처리 정보(214)를 기록하면 메인 모듈(100)이 DPRAM(210)을 통해 상기 입력 처리 정보(214)를 판독하는 단계를 포함할 수 있다.
이 때, 전술한 바와 마찬가지로, 본 발명의 출력 처리 정보(213) 및 입력 처리 정보(214)는 워드 단위 데이터로 구성될 수 있는바, 이는 핸드 쉐이크에 의한 블럭 리프레쉬가 아닌 워드 단위의 액세스를 가능하게 할 수 있다. 따라서, 메인 모듈(100)과 서브 모듈(200)의 액세스 시간이 매우 균일하게 되어, 제어 성능이 크게 향상될 수 있다. 이 때, 상기 워드 단위 데이터는 16 bit, 32 bit 또는 64 bit의 데이터를 포함할 수 있다.
이하, 본 발명의 일 실시예에 따른 버스 인터페이스 효율을 향상시키기 위한 서브 모듈에서의 비상사태 경보 처리에 대해 살펴본다.
메인 모듈(100)이 무한 루프에 빠져서 정상적인 동작을 하지 못하는 경우, 또는 메인 모듈(100)의 버스상의 통신이 비정상적인 상태로 된 경우 등 메인 모듈(100)의 동작이 비정상적인 상태로 진입하는 경우, 서브 모듈(200)은 에러를 나타내기 위한 알람을 발생시킬 수 있다. 또한, 서브 모듈(200)은 DPRAM(210)을 통해 메인 모듈(100)에 인터럽트 신호를 전송할 수 있다. 메인 모듈(100)이 상기 인터럽스 신호를 수신시, 메인 모듈(100)은 DPRAM(210)을 통해 서브 모듈(200)에 비상사태 경보를 전송할 수 있다.
예를 들어, 메인 모듈(100)의 이상 상태를 감지하는 Watchdog 에러의 처리에 대해 이하 살펴본다.
Watchdog은 다운 카운터(Down Counter)의 형태로서 일정한 시간 간격(예를 들어, 100mS)마다 카운터 값을 "1"만큼 자동 감소시킬 수 있고, 상기 카운터 값이 감소하여 "0"이 되면, Watchdog 에러 이벤트를 발생시킬 수 있다. 또한, 상기 이벤트는 인터럽트 신호를 발생시켜서 메인 모듈(100)에게 긴급 통보할 수 있다.
따라서, 정상적인 메인 모듈(100)은 매 스캔마다 상기 카운터 값을 새로운 값으로 리프레쉬해서 Watchdog 에러가 발생하지 않게 할 수 있다. 만일, Watchdog 에러가 발생하면, 서브 모듈(200)은 메인 모듈(100)을 비정상으로 판단하여 입력 처리 정보(214)를 통해 비상사태 경보 처리를 할 수 있다.
이 때, Watchdog의 카운터 값은 메인 모듈(100)에서 리프레쉬하는 주기보다 크게 설정될 수 있다. 또한, Watchdog을 사용하지 않으려면, Watchdog의 카운터 값을 "0"으로 설정할 수 있다.
또한, 예를 들어, 메인 모듈(100)에서 버스 통신 상의 이상 상태를 감지하는 오프라인(off-line) 에러의 처리에 대해 이하 살펴본다.
서브 모듈(200)은 메인 모듈(100)과의 통신이 정상적인 상태에서 비정상적인 상태로 진입하여, 서로 I/O 데이터를 교환할 수 없는 상태가 되면, 오프라인 에러를 발생시키고, 이 이벤트는 인터럽트 신호를 발생시켜 메인 모듈(100)에게 긴급 통보할 수 있다. 상기 오프라인 에러가 발생하면, 서브 모듈(200)은 메인 모듈(100)과의 데이터 교환이 불가함을 인식하고, 입력 처리 정보(214)를 통해 비상사태 경보 처리를 할 수 있다.
또한, 예를 들어, 서브 모듈(200)의 이상 상태를 감지하는 Heartbeat 에러의 처리에 대해 이하 살펴본다.
서브 모듈(200)은 매 스캔마다 특정 레지스터(예를 들어, Heartbeat 레지스터)의 값을 "1"만큼 증가시킬 수 있다. 또한, 메인 모듈(100)은 상기 특정 레지스터 값을 일정 주기마다 판독하여(현재 값), 바로 전 주기에 판독한 값(이전 값)과 비교할 수 있다. 이 때, 서브 모듈(200)은 약 300uS 이내에 상기 특정 레지스터 값을 증가시킬 수 있다. 또한, 이전 값 = 현재 값 상태가 수차례 연속하여 발생하면, 메인 모듈(100)은 서브 모듈(200)이 비정상임을 감지하여 서브 모듈(200)을 Reset시키는 등의 비상조치를 취할 수 있다.
위에서 설명된 본 발명의 실시 예들은 예시의 목적을 위해 개시된 것이며, 이들에 의하여 본 발명이 한정되는 것은 아니다. 또한, 본 발명에 대한 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 사상과 범위 안에서 다양한 수정 및 변경을 가할 수 있을 것이며, 이러한 수정 및 변경은 본 발명의 범위에 속하는 것으로 보아야 할 것이다.
100: 메인 모듈
110: 메인 CPU
200: 서브 모듈
210: DPRAM
220: 서브 CPU
230: 신호 제어부
211: 제어 정보
212: 상태 정보
213: 출력 처리 정보
214: 입력 처리 정보

Claims (14)

  1. 버스 인터페이스(bus interface) 효율을 향상시키기 위한 서브 모듈로서,
    상기 서브 모듈의 동작을 처리하는 서브 CPU(sub CPU);
    메인 모듈의 제어 신호 및 클럭(clock) 및 상기 서브 모듈의 제어 신호 및 클럭을 제어하는 신호 제어부; 및
    상기 메인 모듈 및 상기 서브 모듈이 이중으로 액세스 가능한 DPRAM(Dual Port RAM)
    을 포함하고,
    상기 DPRAM은 상기 서브 모듈의 동작을 제어하기 위한 제어 정보, 상기 서브 모듈의 동작 상태를 나타내는 상태 정보, 상기 메인 모듈의 출력 처리 정보 및 상기 서브 모듈의 입력 처리 정보를 저장하는,
    버스 인터페이스 효율을 향상시키기 위한 서브 모듈.
  2. 제 1 항에 있어서,
    상기 메인 모듈이 상기 제어 정보를 기록하면, 상기 서브 모듈이 상기 DPRAM을 통해 상기 제어 정보를 판독하고,
    상기 서브 모듈이 상기 상태 정보를 기록하면, 상기 메인 모듈이 상기 DPRAM을 통해 상기 상태 정보를 판독하며,
    상기 메인 모듈이 상기 출력 처리 정보를 기록하면, 상기 서브 모듈이 상기 DPRAM을 통해 상기 출력 처리 정보를 판독하며, 그리고
    상기 서브 모듈이 상기 입력 처리 정보를 기록하면, 상기 메인 모듈이 상기 DPRAM을 통해 상기 입력 처리 정보를 판독하는,
    버스 인터페이스 효율을 향상시키기 위한 서브 모듈.
  3. 제 1 항에 있어서,
    상기 제어 정보, 상기 상태 정보, 상기 출력 처리 정보, 및 상기 입력 처리 정보는 워드 단위 데이터로 구성된,
    버스 인터페이스 효율을 향상시키기 위한 서브 모듈.
  4. 제 1 항에 있어서,
    상기 DPRAM은 동기식 DPRAM(synchronous DPRAM)인,
    버스 인터페이스 효율을 향상시키기 위한 서브 모듈.
  5. 제 1 항에 있어서,
    상기 신호 제어부는 상기 메인 모듈의 클럭 및 상기 서브 모듈의 클럭을 인버팅(invert)시켜, 상기 메인 모듈의 메인 CPU의 제어 신호 및 상기 서브 CPU의 제어 신호를 재형성하는,
    버스 인터페이스 효율을 향상시키기 위한 서브 모듈.
  6. 제 1 항에 있어서,
    상기 메인 모듈의 동작이 비정상적인 상태로 진입하는 경우, 상기 서브 모듈은 에러를 나타내기 위한 알람을 발생시키고, 상기 DPRAM을 통해 상기 메인 모듈에 인터럽트 신호(interrupt signal)를 전송하는,
    버스 인터페이스 효율을 향상시키기 위한 서브 모듈.
  7. 제 6 항에 있어서,
    상기 메인 모듈은 상기 인터럽트 신호를 수신시, 상기 DPRAM을 통해 상기 서브 모듈에 비상사태 경보(emergency alert)를 전송하는,
    버스 인터페이스 효율을 향상시키기 위한 서브 모듈.
  8. 버스 인터페이스 효율을 향상시키기 위한 방법으로서,
    메인 모듈 및 서브 모듈이 이중으로 액세스 가능한 DPRAM에 액세스하여, 상기 서브 모듈의 동작을 제어하기 위한 제어 정보를 처리하는 단계;
    상기 메인 모듈 및 상기 서브 모듈이 상기 DPRAM에 액세스하여, 상기 서브 모듈의 동작 상태를 나타내는 상태 정보를 처리하는 단계;
    상기 메인 모듈 및 상기 서브 모듈이 상기 DPRAM에 액세스하여, 상기 메인 모듈의 출력 처리 정보를 처리하는 단계; 및
    상기 메인 모듈 및 상기 서브 모듈이 상기 DPRAM에 액세스하여, 상기 서브 모듈의 입력 처리 정보를 처리하는 단계
    를 포함하는,
    버스 인터페이스 효율을 향상시키기 위한 방법.
  9. 제 8 항에 있어서,
    상기 제어 정보를 처리하는 단계는, 상기 메인 모듈이 상기 제어 정보를 기록하면, 상기 서브 모듈이 상기 DPRAM을 통해 상기 제어 정보를 판독하는 단계를 포함하고,
    상기 상태 정보를 처리하는 단계는, 상기 서브 모듈이 상기 상태 정보를 기록하면, 상기 메인 모듈이 상기 DPRAM을 통해 상기 상태 정보를 판독하는 단계를 포함하며,
    상기 출력 처리 정보를 처리하는 단계는, 상기 메인 모듈이 상기 출력 처리 정보를 기록하면, 상기 서브 모듈이 상기 DPRAM을 통해 상기 출력 처리 정보를 판독하는 단계를 포함하며, 그리고
    상기 입력 처리 정보를 처리하는 단계는, 상기 서브 모듈이 상기 입력 처리 정보를 기록하면, 상기 메인 모듈이 상기 DPRAM을 통해 상기 입력 처리 정보를 판독하는 단계를 포함하는,
    버스 인터페이스 효율을 향상시키기 위한 방법.
  10. 제 8 항에 있어서,
    상기 제어 정보, 상기 상태 정보, 상기 출력 처리 정보, 및 상기 입력 처리 정보는 워드 단위 데이터로 구성된,
    버스 인터페이스 효율을 향상시키기 위한 방법.
  11. 제 8 항에 있어서,
    상기 DPRAM은 동기식 DPRAM인,
    버스 인터페이스 효율을 향상시키기 위한 방법.
  12. 제 8 항에 있어서,
    상기 제어 정보를 처리하는 단계, 상기 상태 정보를 처리하는 단계, 상기 출력 처리 정보를 처리하는 단계, 또는 상기 입력 처리 정보를 처리하는 단계에서, 상기 서브 모듈은 상기 메인 모듈의 클럭 및 상기 서브 모듈의 클럭을 인버팅시켜, 상기 메인 모듈의 제어 신호 및 상기 서브 모듈의 제어 신호를 재형성하는,
    버스 인터페이스 효율을 향상시키기 위한 방법.
  13. 제 8 항에 있어서,
    상기 제어 정보를 처리하는 단계, 상기 상태 정보를 처리하는 단계, 상기 출력 처리 정보를 처리하는 단계, 또는 상기 입력 처리 정보를 처리하는 단계에서, 상기 메인 모듈의 동작이 비정상적인 상태로 진입하는 경우, 상기 서브 모듈은 에러를 나타내기 위한 알람을 발생시키고, 상기 DPRAM을 통해 상기 메인 모듈에 인터럽트 신호를 전송하는,
    버스 인터페이스 효율을 향상시키기 위한 방법.
  14. 제 13 항에 있어서,
    상기 제어 정보를 처리하는 단계, 상기 상태 정보를 처리하는 단계, 상기 출력 처리 정보를 처리하는 단계, 또는 상기 입력 처리 정보를 처리하는 단계에서, 상기 메인 모듈은 상기 인터럽트 신호를 수신시, 상기 DPRAM을 통해 상기 서브 모듈에 비상사태 경보를 전송하는,
    버스 인터페이스 효율을 향상시키기 위한 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0150755B1 (ko) * 1995-12-19 1998-11-02 양승택 이중포트램을 사용한 에스피에이알씨계열의 에스버스와 68030 버스의 데이타 전송 정합장치
JP2000242610A (ja) * 1999-02-19 2000-09-08 Yaskawa Electric Corp デュアルポートｒａｍのデータ受け渡し方法
KR20060064798A (ko) * 2004-12-09 2006-06-14 엘지노텔 주식회사 에프피지에이 내장 디피램을 이용한 아이피씨 처리 장치
KR20080077150A (ko) * 2005-11-08 2008-08-21 엔엑스피 비 브이 제어 장치, 집적 회로 및 전자 장비

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0150755B1 (ko) * 1995-12-19 1998-11-02 양승택 이중포트램을 사용한 에스피에이알씨계열의 에스버스와 68030 버스의 데이타 전송 정합장치
JP2000242610A (ja) * 1999-02-19 2000-09-08 Yaskawa Electric Corp デュアルポートｒａｍのデータ受け渡し方法
KR20060064798A (ko) * 2004-12-09 2006-06-14 엘지노텔 주식회사 에프피지에이 내장 디피램을 이용한 아이피씨 처리 장치
KR20080077150A (ko) * 2005-11-08 2008-08-21 엔엑스피 비 브이 제어 장치, 집적 회로 및 전자 장비

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