CN113992473A - 一种通信方法、装置及电子设备和存储介质 - Google Patents

Abstract

本申请公开了一种通信方法、装置及一种电子设备和计算机可读存储介质，该方法应用于FPGA，包括：接收主站MCU发送的写入指令，并将写入指令中的第一通信数据写入缓存发送区；当系统时钟到达预设时钟周期时，从缓存发送区中读取通信数据并发送至目标从站；接收目标从站发送的第二通信数据，并将第二通信数据写入缓存接收区；当接收到主站MCU发送的读取指令时，从缓存接收区中读取通信数据发送至主站MCU。本申请通过数据环形缓存机制和周期性发送机制，降低了主站MCU数据传输的实时性要求，减少了主站MCU频繁处理通信数据的使用率占用，提高了主站MCU的性能，进而提高了通信传输效能，提升了通信数据量。

Description

一种通信方法、装置及电子设备和存储介质

技术领域

本申请涉及通信技术领域，更具体地说，涉及一种通信方法、装置及一种电子设备和一种计算机可读存储介质。

背景技术

对于通信主从站机制，主站与从站之间通过通信总线进行通信，主站用于主从发送请求、等待从站的回应，从站用于等待主站的请求、处理请求并回传结果。

在相关技术中，当主站存在大量实时性收发通信数据的需求时，主站MCU(微处理器，Microcontroller Unit)的使用率会大幅度提升，效能大幅度降低，影响主站MCU执行其他程序，也会造成通信数据的堵塞，无法满足收发通信数据的实时性。

因此，如何降低收发通信数据对主站MCU的占用是本领域技术人员需要解决的技术问题。

发明内容

本申请的目的在于提供一种通信方法、装置及一种电子设备和一种计算机可读存储介质，降低了收发通信数据对主站MCU的占用。

为实现上述目的，本申请提供了一种通信方法，包括：

接收主站MCU发送的写入指令，并将所述写入指令中的第一通信数据写入缓存发送区；

当系统时钟到达预设时钟周期时，从所述缓存发送区中读取通信数据并发送至目标从站；

接收所述目标从站发送的第二通信数据，并将所述第二通信数据写入缓存接收区；

当接收到所述主站MCU发送的读取指令时，从所述缓存接收区中读取通信数据发送至所述主站MCU。

其中，还包括：

接收所述主站MCU发送的控制指令，并将所述控制指令存储至指令存储区中；

从所述指令存储区中读取所述控制指令，并基于所述控制指令进行参数设置。

其中，所述参数包括所述预设时钟周期。

其中，所述参数还包括同步协议信号参数和参考时钟，所述同步协议信号参数用于表示是否启用分布式时钟同步控制机制，所述参考时钟用于表示在启用分布式时钟同步控制机制时所述目标从站的时钟，所述主站MCU通过总线从所述目标从站读取所述参考时钟。

其中，还包括：

根据所述参考时钟和系统时钟计算时钟偏差，并基于所述时钟偏差调整系统时钟，以使调整后的系统时钟与所述参考时钟一致。

其中，所述缓存发送区和所述缓存接收区中通信数据的写入和读取采用先进先出机制。

其中，将所述写入指令中的第一通信数据写入缓存发送区，包括：

若启用覆写机制，则判断所述缓存发送区中是否存在与所述写入指令中的第一通信数据类型相同的目标通信数据；

若是，则将所述缓存发送区中的所述目标通信数据替换为所述第一通信数据。

为实现上述目的，本申请提供了一种通信装置，应用于FPGA，包括：

第一写入模块，用于接收主站MCU发送的写入指令，并将所述写入指令中的第一通信数据写入缓存发送区；

第一读取模块，用于当系统时钟到达预设时钟周期时，从所述缓存发送区中读取通信数据并发送至目标从站；

第二写入模块，用于接收所述目标从站发送的第二通信数据，并将所述第二通信数据写入缓存接收区；

第二读取模块，用于当接收到所述主站MCU发送的读取指令时，从所述缓存接收区中读取通信数据发送至所述主站MCU。

为实现上述目的，本申请提供了一种电子设备，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现如上述通信方法的步骤。

为实现上述目的，本申请提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上述通信方法的步骤。

通过以上方案可知，本申请提供的一种通信方法应用于FPGA，所述方法包括：接收主站MCU发送的写入指令，并将所述写入指令中的第一通信数据写入缓存发送区；当系统时钟到达预设时钟周期时，从所述缓存发送区中读取通信数据并发送至目标从站；接收所述目标从站发送的第二通信数据，并将所述第二通信数据写入缓存接收区；当接收到所述主站MCU发送的读取指令时，从所述缓存接收区中读取通信数据发送至所述主站MCU。

本申请提供的通信方法，在主站与从站之间设置FPGA(现场可编程逻辑门阵列，Field Programmable Gate Array)，用于通信数据的收发。具体的，主站MCU需要发送至目标从站的第一通信数据缓存在缓存发送区，按照预设时钟周期取出并发送至目标从站，目标从站返回的第二通信数据缓存在缓存接收区，当接收到所述主站MCU发送的读取指令时取出并发送至主站MCU。通过上述数据环形缓存机制和FPGA处理的周期性发送机制，降低了主站MCU数据传输的实时性要求，减少了主站MCU频繁处理通信数据的使用率占用，提高了主站MCU的性能，进而提高了通信传输效能，提升了通信数据量。此外，FPGA时钟为硬件计数器，时间精确度更高。本申请还公开了一种通信装置及一种电子设备和一种计算机可读存储介质，同样能实现上述技术效果。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本申请。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：

图1为根据一示例性实施例示出的一种通信系统的结构图；

图2为数据环形缓存机制的示意图；

图3为根据一示例性实施例示出的一种通信方法的流程图；

图4为根据一示例性实施例示出的一种通信装置的结构图；

图5为根据一示例性实施例示出的一种电子设备的结构图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。另外，在本申请实施例中，“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

为了理解本申请提供的通信方法，首先对其应用的系统进行介绍。具体的，参见图1，一种通信系统包括主站、FPGA、指令存储器和从站，FPGA包括主控接口、接收发送缓存管理单元、指令存储管理单元和以太网MAC(介质访问控制，medium access control)，以太网MAC通过外部组件PHY(端口物理层，Physical Layer)、RJ45接口接头连接从站MCU。

主控接口用于连接指令存储管理单元与主站MCU。主站MCU可以通过主控接口向FPGA发送控制指令和需要发送至从站的通信数据，该控制指令用于进行参数设置，例如周期性发送的预设时钟周期、同步协议信号参数和参考时钟的等。FPGA可以通过主控接口向主站MCU发送从站返回的通信数据。

接收发送缓存管理单元包括缓存发送区和缓存接收区，缓存发送区用于存储主站MCU需要发送至从站的通信数据，缓存接收区用于存储从站返回的通信数据。

指令存储管理单元包括时间控制子单元和缓存管理子单元，时间控制子单元用于检测到系统时钟到达预设时钟周期时通知缓存管理子单元，缓存管理子单元用于将从主站接收到的控制指令存储至指令存储器、将从主站接收到的通信数据写入缓存发送区、接收到时间控制子单元的通知消息时读取缓存发送区的通信数据发送至从站、将从从站接收到的通信数据写入缓存接收区、接收所述主站MCU发送的读取指令时读取缓存接收区的通信数据发送至主站MCU。

指令存储器用于存储从主站接收到的控制指令。

可见，本实施例提供的通信系统采用数据环形缓存机制(如图2所示)，结合周期性的发送机制，减少了主站MCU频繁处理通信数据的使用率占用。

本申请实施例公开了一种通信方法，降低了收发通信数据对主站MCU的占用。

参见图3，根据一示例性实施例示出的一种通信方法的流程图，如图3所示，包括：

S101：接收主站MCU发送的写入指令，并将所述写入指令中的第一通信数据写入缓存发送区；

S102：当系统时钟到达预设时钟周期时，从所述缓存发送区中读取通信数据并发送至目标从站；

本实施例的执行主体为上一实施例中的FPGA。在具体实施中，主站MCU将需要发送至目标从站的第一通信数据发送至FPGA，FPGA将其写入自身的缓存发送区。当系统时钟到达预设时钟周期时，FPGA从自身的缓存发送区中读取通信数据并发送至目标从站。需要说明的是，缓存发送区中通信数据的写入和读取采用先进先出机制。

在此基础上，作为一种优选实施方式，将所述第一通信数据写入缓存发送区，包括：若启用覆写机制，则判断所述缓存发送区中是否存在与所述写入指令中的第一通信数据类型相同的目标通信数据；若是，则将所述缓存发送区中的所述目标通信数据替换为所述第一通信数据。在具体实施中，对于需要实时快速监测更新的信息可以设置覆写机制，当接收到第一通信数据时，判断缓存发送区中是否存在已缓存的与第一通信数据类型相同的目标通信数据，若是，则将缓存发送区中的目标通信数据替换为第一通信数据，否则，依据先入先出机制按顺序将第一通信数据写入缓存发送区。例如，速度为实时快速监测更新的类型，主站MCU需要向目标主站发送的第一通信数据为：速度为50，若缓存发送区已存在目标通信数据：速度为40，则可以将“速度为40”的目标通信数据替换为“速度为50”的第一通信数据。

S103：接收所述目标从站发送的第二通信数据，并将所述第二通信数据写入缓存接收区；

S104：当接收到所述主站MCU发送的读取指令时，从所述缓存接收区中读取通信数据发送至所述主站MCU。

在具体实施中，FPGA接收到目标从站返回的第二通信数据时，将其写入自身的缓存接收区。当接收到主站MCU发送的读取指令时，从自身的缓存接收区读取通信数据并发送至所述主站MCU。需要说明的是，缓存接收区中通信数据的写入和读取同样采用先进先出机制。

可以理解的是，缓存发送区或缓存接收区达到上限时停止写入数据，缓存发送区或缓存接收区为空时停止读取数据。通信数据写入缓存发送区或缓存接收区时，可以记录写入位置，从缓存发送区或缓存接收区读取通信数据时，同样可以记录读取位置，写入位置和读取位置可以用于判断是否采用先入先出机制，确保通信数据按照顺序写入或读取缓存发送区或缓存接收区。

进一步的，作为一种优选实施方式，本实施例还包括：接收所述主站MCU发送的控制指令，并将所述控制指令存储至指令存储区中；从所述指令存储区中读取所述控制指令，并基于所述控制指令进行参数设置。在具体实施中，主站MCU向FPGA发送控制指令。该控制指令需要符合主站MCU与FPGA之间的处理协议，配合不同的MCU，用户可以自行定义该处理协议。控制指令用于进行参数设置，此处的参数可以包括上述预设时钟周期、同步协议信号参数和参考时钟等，同步协议信号参数用于表示是否启用分布式时钟同步控制机制，在启用分布式时钟同步控制机制时，参考时钟为主站MCU通过总线从目标从站读取的时钟。FPGA根据参考时钟和系统时钟计算时钟偏差，并基于该时钟偏差调整系统时钟，以使调整后的系统时钟与参考时钟一致。

本申请实施例提供的通信方法，在主站与从站之间设置FPGA用于通信数据的收发。具体的，主站MCU需要发送至目标从站的第一通信数据缓存在缓存发送区，按照预设时钟周期取出并发送至目标从站，目标从站返回的第二通信数据缓存在缓存接收区，当接收到所述主站MCU发送的读取指令时取出并发送至主站MCU。通过上述数据环形缓存机制和FPGA处理的周期性发送机制，降低了主站MCU数据传输的实时性要求，减少了主站MCU频繁处理通信数据的使用率占用，提高了主站MCU的性能，进而提高了通信传输效能，提升了通信数据量。此外，FPGA时钟为硬件计数器，时间精确度更高。

下面对本申请实施例提供的一种通信装置进行介绍，下文描述的一种通信装置与上文描述的一种通信方法可以相互参照。

参见图4，根据一示例性实施例示出的一种通信装置的结构图，如图4所示，包括：

第一写入模块401，用于接收主站MCU发送的写入指令，并将所述写入指令中的第一通信数据写入缓存发送区；

第一读取模块402，用于当系统时钟到达预设时钟周期时，从所述缓存发送区中读取通信数据并发送至目标从站；

第二写入模块403，用于接收所述目标从站发送的第二通信数据，并将所述第二通信数据写入缓存接收区；

第二读取模块404，用于当接收到所述主站MCU发送的读取指令时，从所述缓存接收区中读取通信数据发送至所述主站MCU。

本申请实施例提供的通信装置，在主站与从站之间设置FPGA用于通信数据的收发。具体的，主站MCU需要发送至目标从站的第一通信数据缓存在缓存发送区，按照预设时钟周期取出并发送至目标从站，目标从站返回的第二通信数据缓存在缓存接收区，当接收到所述主站MCU发送的读取指令时取出并发送至主站MCU。通过上述数据环形缓存机制和FPGA处理的周期性发送机制，降低了主站MCU数据传输的实时性要求，减少了主站MCU频繁处理通信数据的使用率占用，提高了主站MCU的性能，进而提高了通信传输效能，提升了通信数据量。此外，FPGA时钟为硬件计数器，时间精确度更高。

在上述实施例的基础上，作为一种优选实施方式，还包括：

存储模块，用于接收所述主站MCU发送的控制指令，并将所述控制指令存储至指令存储区中；

设置模块，用于从所述指令存储区中读取所述控制指令，并基于所述控制指令进行参数设置。

在上述实施例的基础上，作为一种优选实施方式，所述参数包括所述预设时钟周期。

在上述实施例的基础上，作为一种优选实施方式，所述参数还包括同步协议信号参数和参考时钟，所述同步协议信号参数用于表示是否启用分布式时钟同步控制机制，所述参考时钟用于表示在启用分布式时钟同步控制机制时所述目标从站的时钟，所述主站MCU通过总线从所述目标从站读取所述参考时钟。

在上述实施例的基础上，作为一种优选实施方式，还包括：

调整模块，用于根据所述参考时钟和系统时钟计算时钟偏差，并基于所述时钟偏差调整系统时钟，以使调整后的系统时钟与所述参考时钟一致。

在上述实施例的基础上，作为一种优选实施方式，所述缓存发送区和所述缓存接收区中通信数据的写入和读取采用先进先出机制。

在上述实施例的基础上，作为一种优选实施方式，所述第一写入模块401包括：

接收子模块，用于接收主站MCU发送的写入指令；

判断子模块，用于当启用覆写机制时，判断所述缓存发送区中是否存在与所述写入指令中的第一通信数据类型相同的目标通信数据；若是，则启动替换子模块的工作流程；

替换子模块，用于将所述缓存发送区中的所述目标通信数据替换为所述第一通信数据。

关于上述实施例中的装置，其中各个模块执行操作的具体方式已经在有关该方法的实施例中进行了详细描述，此处将不做详细阐述说明。

基于上述程序模块的硬件实现，且为了实现本申请实施例的方法，本申请实施例还提供了一种电子设备，图5为根据一示例性实施例示出的一种电子设备的结构图，如图5所示，电子设备包括：

通信接口1，能够与其它设备比如网络设备等进行信息交互；

处理器2，与通信接口1连接，以实现与其它设备进行信息交互，用于运行计算机程序时，执行上述一个或多个技术方案提供的通信方法。而所述计算机程序存储在存储器3上。

当然，实际应用时，电子设备中的各个组件通过总线系统4耦合在一起。可理解，总线系统4用于实现这些组件之间的连接通信。总线系统4除包括数据总线之外，还包括电源总线、控制总线和状态信号总线。但是为了清楚说明起见，在图5中将各种总线都标为总线系统4。

本申请实施例中的存储器3用于存储各种类型的数据以支持电子设备的操作。这些数据的示例包括：用于在电子设备上操作的任何计算机程序。

可以理解，存储器3可以是易失性存储器或非易失性存储器，也可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(ROM，Read Only Memory)、可编程只读存储器(PROM，Programmable Read-Only Memory)、可擦除可编程只读存储器(EPROM，Erasable Programmable Read-Only Memory)、电可擦除可编程只读存储器(EEPROM，Electrically Erasable Programmable Read-Only Memory)、磁性随机存取存储器(FRAM，ferromagnetic random access memory)、快闪存储器(Flash Memory)、磁表面存储器、光盘、或只读光盘(CD-ROM，Compact Disc Read-Only Memory)；磁表面存储器可以是磁盘存储器或磁带存储器。易失性存储器可以是随机存取存储器(RAM，Random AccessMemory)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(SRAM，Static Random Access Memory)、同步静态随机存取存储器(SSRAM，Synchronous Static Random Access Memory)、动态随机存取存储器(DRAM，Dynamic Random Access Memory)、同步动态随机存取存储器(SDRAM，SynchronousDynamic Random Access Memory)、双倍数据速率同步动态随机存取存储器(DDRSDRAM，Double Data Rate Synchronous Dynamic Random Access Memory)、增强型同步动态随机存取存储器(ESDRAM，Enhanced Synchronous Dynamic Random Access Memory)、同步连接动态随机存取存储器(SLDRAM，SyncLink Dynamic Random Access Memory)、直接内存总线随机存取存储器(DRRAM，Direct Rambus Random Access Memory)。本申请实施例描述的存储器3旨在包括但不限于这些和任意其它适合类型的存储器。

上述本申请实施例揭示的方法可以应用于处理器2中，或者由处理器2实现。处理器2可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器2中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器2可以是通用处理器、DSP，或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。处理器2可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者任何常规的处理器等。结合本申请实施例所公开的方法的步骤，可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于存储介质中，该存储介质位于存储器3，处理器2读取存储器3中的程序，结合其硬件完成前述方法的步骤。

处理器2执行所述程序时实现本申请实施例的各个方法中的相应流程，为了简洁，在此不再赘述。

在示例性实施例中，本申请实施例还提供了一种存储介质，即计算机存储介质，具体为计算机可读存储介质，例如包括存储计算机程序的存储器3，上述计算机程序可由处理器2执行，以完成前述方法所述步骤。计算机可读存储介质可以是FRAM、ROM、PROM、EPROM、EEPROM、Flash Memory、磁表面存储器、光盘、或CD-ROM等存储器。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、ROM、RAM、磁盘或者光盘等各种可以存储程序代码的介质。

或者，本申请上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台电子设备(可以是个人计算机、服务器、或者网络设备等)执行本申请各个实施例所述方法的全部或部分。而前述的存储介质包括：移动存储设备、ROM、RAM、磁盘或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种通信方法，其特征在于，应用于FPGA，包括：

接收主站MCU发送的写入指令，并将所述写入指令中的第一通信数据写入缓存发送区；

当系统时钟到达预设时钟周期时，从所述缓存发送区中读取通信数据并发送至目标从站；

接收所述目标从站发送的第二通信数据，并将所述第二通信数据写入缓存接收区；

当接收到所述主站MCU发送的读取指令时，从所述缓存接收区中读取通信数据发送至所述主站MCU。

2.根据权利要求1所述通信方法，其特征在于，还包括：

接收所述主站MCU发送的控制指令，并将所述控制指令存储至指令存储区中；

从所述指令存储区中读取所述控制指令，并基于所述控制指令进行参数设置。

3.根据权利要求2所述通信方法，其特征在于，所述参数包括所述预设时钟周期。

4.根据权利要求3所述通信方法，其特征在于，所述参数还包括同步协议信号参数和参考时钟，所述同步协议信号参数用于表示是否启用分布式时钟同步控制机制，所述参考时钟用于表示在启用分布式时钟同步控制机制时所述目标从站的时钟，所述主站MCU通过总线从所述目标从站读取所述参考时钟。

5.根据权利要求4所述通信方法，其特征在于，还包括：

根据所述参考时钟和系统时钟计算时钟偏差，并基于所述时钟偏差调整系统时钟，以使调整后的系统时钟与所述参考时钟一致。

6.根据权利要求1所述通信方法，其特征在于，所述缓存发送区和所述缓存接收区中通信数据的写入和读取采用先进先出机制。

7.根据权利要求1至6中任一项所述通信方法，其特征在于，将所述写入指令中的第一通信数据写入缓存发送区，包括：

若启用覆写机制，则判断所述缓存发送区中是否存在与所述写入指令中的第一通信数据类型相同的目标通信数据；

若是，则将所述缓存发送区中的所述目标通信数据替换为所述第一通信数据。

8.一种通信装置，其特征在于，应用于FPGA，包括：

第一写入模块，用于接收主站MCU发送的写入指令，并将所述写入指令中的第一通信数据写入缓存发送区；

第一读取模块，用于当系统时钟到达预设时钟周期时，从所述缓存发送区中读取通信数据并发送至目标从站；

第二写入模块，用于接收所述目标从站发送的第二通信数据，并将所述第二通信数据写入缓存接收区；

第二读取模块，用于当接收到所述主站MCU发送的读取指令时，从所述缓存接收区中读取通信数据发送至所述主站MCU。

9.一种电子设备，其特征在于，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现如权利要求1至7任一项所述通信方法的步骤。

10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至7任一项所述通信方法的步骤。

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