JP2009259087A - メモリ制御回路 - Google Patents

Abstract

【課題】キャッシュメモリを構成するタグメモリを有効活用するためのメモリ制御回路に関し、ＳＲＡＭとして使用する場合キャッシュメモリのサイズを大きくすることなくタグメモリを有効に活用することが可能となる。
【解決手段】複数セットのタグメモリ３７とデータメモリ４５からなるキャッシュメモリは、キャッシュメモリとして使用するかＳＲＡＭとして使用するかを選択する制御レジスタ４２の情報により、制御回路３５はライトする２Ｎバイトのデータを保持するストアレジスタ３２のデータを任意の２つのセットのタグメモリ３７に対しＬバイトとＭバイト（Ｌ、Ｍは１以上の整数で、Ｌ＋Ｍ＝２Ｎ）に分割し、制御回路３８は任意の２つのセットのタグメモリ３７からリードしたＬバイトのデータとＭバイトのデータを２Ｎバイトに変換する。
【選択図】図２

Description

本発明は、キャッシュメモリを構成するタグメモリを有効活用するためのメモリ制御回路に関するものである。

近年、携帯電話などに代表される機器の多機能化、高性能化によりプログラムサイズが増大している。また、それぞれのアプリケーションにおいて最適なメモリ構成が異なる。こうした問題に対しキャッシュメモリをスタティック・ランダム・アクセス・メモリ（以下ＳＲＡＭと称する）として使用し柔軟なメモリ構成を実現している。

例えば、特許文献１には、複数のキャッシュセットからなりレジスタによりキャッシュとして使用するキャッシュモード、ＳＲＡＭとして使用するＳＲＡＭモードが選択可能である構成が開示されている。ＳＲＡＭモードで使用する場合、ベースアドレスレジスタで設定したアドレスにＳＲＡＭが配置され、アクセスするアドレスのタグデータとベースアドレスレジスタを比較し、一致すればＳＲＡＭモードで設定したタグメモリまたはデータメモリへアクセスを行う。また、複数のキャッシュセットはＭバイトのキャッシュ容量または２ＭバイトのＳＲＡＭ容量となるような構成とし、柔軟なメモリ構成を実現している。

また、特許文献２には、特許文献１と同様、複数のキャッシュセットからなりレジスタによりキャッシュとして使用するキャッシュモード、ＳＲＡＭとして使用するＳＲＡＭモードが選択可能である構成が開示されている。特許文献１と異なる点として、ＳＲＡＭモードで使用する場合、ワード長（ここでは３２ビット）アクセスするためにタグメモリで不足しているビットの最上位ビット（ＭＳＢ）側にゼロを付け加えてワード長であるかのようにアクセスを行っている。
特開平６−３０９２１６号公報 特開平９−２５９０３８号公報

しかしながら、特許文献１では、キャッシュモードで使用できる容量（Ｍバイト）の倍の容量をＳＲＡＭモードで確保するために、キャッシュモードで必要となるタグメモリの容量を大きくする必要があり、キャッシュメモリのサイズが大きくなるという問題がある。

また、特許文献２では、ＳＲＡＭモード時にタグメモリで不足しているビットのＭＳＢ側にゼロを付け加えることで、タグメモリのデータをワード長（ここでは３２ビット）であるかのようにアクセスしているが、タグメモリはワード長のデータを保持することができない。例えば、ワード長のデータをタグメモリへライトした場合、ＭＳＢ側のデータが欠落してしまうという問題が発生する。

本発明は、特許文献１で問題となるキャッシュメモリのサイズを大きくすることなく、タグメモリを有効に使用することができ、また特許文献２で問題となるＭＳＢ側のデータが欠落することなく、タグメモリをワード長データが扱えるようにすることができるメモリ制御回路を提供することを目的とする。

本発明のメモリ制御回路は、複数セットのタグメモリとデータメモリとからなるキャッシュメモリと、前記キャッシュメモリにアクセスするアドレスを保持するアドレスレジスタと、前記キャッシュメモリにライトする２Ｎバイト（Ｎは１以上の整数）のデータを保持するストアレジスタと、前記ストアレジスタのデータを任意の２つのセットの前記タグメモリに対しＬバイトとＭバイト（Ｌ、Ｍは１以上の整数で、Ｌ＋Ｍ＝２Ｎ）に分割する第１の制御回路と、前記キャッシュメモリへのライト、リードを許可する第２の制御回路と、任意の２つのセットの前記タグメモリの有効なＬバイトのデータとＭバイトのデータを２Ｎバイトのデータに変換する第３の制御回路とを備える。

また本発明のメモリ制御回路は、複数セットのタグメモリとデータメモリとからなるキャッシュメモリと、前記キャッシュメモリにアクセスするアドレスを保持するアドレスレジスタと、前記キャッシュメモリにライトする２Ｎバイトのデータを保持するストアレジスタと、前記キャッシュメモリをキャッシュメモリとして使用するか、ＳＲＡＭとして使用するかを切り替える情報を持つ制御レジスタと、前記制御レジスタの設定情報を基に前記ストアレジスタのデータを任意の２つのセットの前記タグメモリに対しＬバイトとＭバイトに分割する第１の制御回路と、前記制御レジスタの設定情報を基に任意の２つのセットの前記タグメモリの有効なＬバイトのデータとＭバイトのデータを２Ｎバイトのデータに変換する第３の制御回路とを備える。

好ましくは、前記制御レジスタの設定情報により、ＳＲＡＭとして使用している前記キャッシュメモリへのアクセスと、キャッシュメモリとして使用している前記キャッシュメモリへのアクセスが衝突することを判定する機能を備える。

また好ましくは、前記制御レジスタの設定情報により、ＳＲＡＭとして使用する前記キャッシュメモリを命令用バスに接続するか、データ用バスに接続するか切り替えることを可能とするバススイッチをさらに備える。

また好ましくは、前記第１の制御回路は、任意の２つのセットの前記タグメモリに２バイトずつのデータをライトし、前記第３の制御回路は、任意の２つのセットの前記タグメモリの有効な２バイトのデータを４バイトのデータに変換する。

本発明のメモリ制御回路によると、キャッシュメモリをＳＲＡＭとして使用することができ、ＳＲＡＭとして使用する場合、ストアレジスタの２Ｎバイトのデータを２つのセットのタグメモリに対しＬバイトとＭバイトに分割して、ライト・リードでき、ビット幅の異なるタグメモリを使用する場合でもＳＲＡＭとして使用することが可能となり、ＳＲＡＭとして使用できる容量を増やすことが可能となる。よって、キャッシュメモリのサイズを大きくすることなく、タグメモリを有効に使用することができ、またＭＳＢ側のデータが欠落することなく、タグメモリをワード長データが扱えるようにすることができる。

本発明は、アプリケーションの必要性に応じてキャッシュメモリとして使用するかＳＲＡＭとして使用するかを柔軟に選択することができ、ＳＲＡＭとして使用する場合キャッシュメモリのサイズを大きくすることなくタグメモリを有効に活用することが可能となる。

以下本発明を実施するための最良の形態について、図面を参照しながら説明する。

図１は、本発明の実施の形態におけるデータ処理システム１０のブロック図である。

図１において、データ処理システム１０は８つのブロックからなり、各々は命令バス１４とデータバス１５と外部バス１８と内部バス１９で接続されている。内部バス１９にはクロック制御部２０、割り込み制御部２１、ユニバーサル非同期式送受信機（ＵＡＲＴ）２２、タイマ２３が接続されている。プロセッサ１１は命令バス１４を通じ命令キャッシュ１２と接続され、データバス１５を通じデータキャッシュ１３と接続されている。外部バス制御部１６は命令バス１４、データバス１５、外部バス１８、内部バス１９を制御するとともに、外部バス１８を通じ外部メモリ１７と接続されている。

図２は、本発明の実施の形態における命令キャッシュ１２とデータキャッシュ１３を制御するメモリ制御回路３０のブロック図である。

図２において、メモリ制御回路３０は、複数セットのタグメモリ３７と複数セットのデータメモリ４５からなる命令キャッシュ１２およびデータキャッシュ１３を備えている。複数セットのタグメモリ３７と複数セットのデータメモリ４５は、制御レジスタ４２によりキャッシュメモリとして使用するかＳＲＡＭとして使用するかを選択することが可能である。以下、キャッシュメモリとして使用する場合をキャッシュモード、ＳＲＡＭとして使用する場合をＳＲＡＭモードと呼ぶ。

本実施の形態では、命令キャッシュ１２とデータキャッシュ１３は４ウェイセットアソシアティブ構成で、データメモリ４５は１ラインに４ワード（１ワードは４バイト）であり、エントリアドレス４９は１２８ラインを備え、１ウェイあたり２Ｋバイトの容量となる。タグメモリ３７は、プロセッサ１１のアクセスするアドレスを保持するアドレスレジスタ３１の上位２４ビットのデータを保持する。

以下キャッシュモードの場合の動作を説明する。

キャッシュモードの場合、プロセッサ１１のアクセスするアドレスを保持するアドレスレジスタ３１の上位２４ビットで表されるタグデータ４８と、アドレスレジスタ３１の、４ビット目から１１ビット目の８ビットで表されるエントリアドレス４９で示されるラインのタグメモリ３７に対し、リード／ライト制御部４０からリード許可信号が生成される。そして、タグメモリ３７からリードされたデータと、アドレスレジスタ３１の上位２４ビットで表されるタグデータ４８とを比較器３９で比較し、一致していれば比較器３９はＡＮＤ回路４３へ「１」を出力し、制御レジスタ４２から出力されるキャッシュモード信号とのＡＮＤの結果、「１」がリード／ライト制御部４０へ出力される。これをキャッシュヒットと呼ぶ。キャッシュヒットの場合、リード／ライト制御部４０はデータメモリ４５へのアクセスを許可し、プロセッサ１１はエントリアドレス４９で示されるラインのデータメモリ４５へのアクセスを行い、マルチプレクサ４６へデータを出力する。この時、ＯＲ回路４４は「１」を出力し、トライステートバッファ４７からバススイッチ５０へデータが出力される。

プロセッサ１１のアクセスするアドレスを保持するアドレスレジスタ３１の上位２４ビットで表されるタグデータ４８と、アドレスレジスタ３１の、４ビット目から１１ビット目の８ビットで表されるエントリアドレス４９で示されるラインのタグメモリ３７に対し、リード／ライト制御部４０からリード許可信号が生成される。そして、タグメモリ３７からリードされたデータと、アドレスレジスタ３１の上位２４ビットで表されるタグデータ４８とを比較器３９で比較し、一致していなければ比較器３９はＡＮＤ回路４３へ「０」を出力し、制御レジスタ４２から出力されるキャッシュモード信号とのＡＮＤの結果、「０」がリード／ライト制御部４０へ出力される。これをキャッシュミスと呼ぶ。キャッシュミスの場合、外部バス制御部１６は外部メモリ１７へアクセスを行い、プロセッサ１１は外部メモリ１７へアクセスを行う。さらに、タグメモリ３７にタグデータ４８を書き込むためにマルチプレクサ３６はタグデータ４８を選択し、リード／ライト制御部４０はエントリアドレス４９で示されるタグメモリ３７の内容とデータメモリ４５の内容を更新（リフィル）するための許可信号を生成する。

以下ＳＲＡＭモードの場合の動作を説明する。

本実施の形態では、ＳＲＡＭモードの場合、タグメモリ３７とデータメモリ４５はプロセッサ１１の管理するアドレス空間にマッピングされ、最大で命令キャッシュ１２とデータキャッシュ１３はそれぞれ９ＫＢのＳＲＡＭとして利用が可能となる。

プロセッサ１１がタグメモリ３７にライトアクセスを行う場合、制御レジスタ４２の設定値によりマルチプレクサ（第１の制御回路）３５は、ストアレジスタ３２の４バイトデータ（２Ｎバイトデータ（Ｎは１以上の整数））のＬバイトデータ３３とＭバイトデータ３４を選択しマルチプレクサ３６へ出力する。なお、Ｌ、Ｍは１以上の整数で、Ｌ＋Ｍ＝２Ｎとなる。リード／ライト制御部（第２の制御回路）４０は、制御レジスタ４２の設定値により２つのタグメモリに対しライト許可信号を出力し、１つのタグメモリにはＬバイトデータを、もう１つのタグメモリにはＭバイトデータのライトアクセスを行う。

次に、プロセッサ１１がタグメモリ３７にリードアクセスを行う場合、制御レジスタ４２の設定値によりリード／ライト制御部４０は、２つのタグメモリに対しリード許可信号を出力しリードアクセスを行う。マルチプレクサ（第３の制御回路）３８は制御レジスタ４２の設定値により、２つのタグメモリからリードしたデータのＬバイトデータ５１とＭバイトデータ５２を選択し４バイトデータ（２Ｎバイトデータ）にしてマルチプレクサ４６へ出力する。この時、ＯＲ回路４４は「１」を出力しトライステートバッファ４７からバススイッチ５０へデータが出力される。

なお、上記ＳＲＡＭモードの場合の動作説明における具体例として、例えば、マルチプレクサ（第１の制御回路）３５は、任意の２つのセットのタグメモリ３７に２バイトずつのデータ（Ｌバイトデータ３３とＭバイトデータ３４が共に２バイトデータ）をライトし、マルチプレクサ（第３の制御回路）３８は、任意の２つのセットのタグメモリ３７の有効な２バイトのデータ（Ｌバイトデータ５１とＭバイトデータ５２が共に２バイトデータ）を４バイトのデータ（２Ｎバイトデータ）に変換することが挙げられる。

図３は、アドレスレジスタ３１のアドレス構造である。本実施の形態では、３２ビットのアドレスレジスタ３１が、２４ビットのタグデータ４８と、８ビットのエントリアドレス４９と、４ビットのバイトアドレス６０とで構成されている。

図４は、本実施の形態における制御レジスタ４２であり、キャッシュモードとＳＲＡＭモードを選択するモード制御レジスタ２４と、命令バス１４に接続するかデータバス１５に接続するかを選択するバスモード制御レジスタ２５とで構成されている。

以下モード制御レジスタ２４について説明する。モード制御レジスタ２４の０ビット目から３ビット目（IＭＤ０、１、２、３）は、命令キャッシュ１２をキャッシュメモリとして使用するかＳＲＡＭとして使用するかを設定する。

以下ＩＭＤビット（ＩＭＤ０、１、２、３）について説明する。ＩＭＤビットが「０」の場合キャッシュモードとなり、ＩＭＤビットが「１」の場合ＳＲＡＭモードとなる。初期値は「０」となっておりキャッシュモードである。例えばＩＭＤ０が「１」、ＩＭＤ１が「０」、ＩＭＤ２が「０」、ＩＭＤ３が「１」の場合、命令キャッシュ１２のウェイ１と２がキャッシュモードで、ウェイ０と３がＳＲＡＭモードとなる。

次に、モード制御レジスタ２４の４ビット目から７ビット目（ＤＭＤ０、１、２、３）は、データキャッシュ１３をキャッシュメモリとして使用するかＳＲＡＭとして使用するかを設定する。

以下ＤＭＤビット（ＤＭＤ０、１、２、３）について説明する。ＤＭＤビットが「０」の場合キャッシュモードとなり、ＤＭＤビットが「１」の場合ＳＲＡＭモードとなる。初期値は「０」となっておりキャッシュモードである。例えばＤＭＤ０が「０」、ＤＭＤ１が「１」、ＤＭＤ２が「０」、ＤＭＤ３が「０」の場合、データキャッシュ１３のウェイ０と２と３がキャッシュモードで、ウェイ１がＳＲＡＭモードとなる。

次に、バスモード制御レジスタ２５について説明する。バスモード制御レジスタ２５の０ビット目から３ビット目（ＩＢＭＤ０、１、２、３）は、命令キャッシュ１２をＳＲＡＭモードとした場合に、命令バス１４に接続するかデータバス１５に接続するかを設定する。

以下ＩＢＭＤビット（ＩＢＭＤ０、１、２、３）について説明する。ＩＢＭＤビットが「０」の場合命令バス１４に接続され、ＩＢＭＤビットが「１」の場合データバス１５に接続される。ＩＢＭＤビットはＩＭＤビットが１の場合のみ「１」に設定される。初期値は「０」となっており命令バス１４に接続される。例えばＩＢＭＤ０が「１」、ＩＢＭＤ１が「０」、ＩＢＭＤ２が「０」、ＩＢＭＤ３が「１」の場合、命令キャッシュ１２のウェイ１と２が命令バス１４に接続され、ウェイ０と３がデータバス１５に接続される。

次に、バスモード制御レジスタ２５の４ビット目から７ビット目（ＤＢＭＤ０、１、２、３）は、データキャッシュ１３をＳＲＡＭモードとした場合に、命令バス１４に接続するかデータバス１５に接続するかを設定する。

以下ＤＢＭＤビット（ＤＢＭＤ０、１、２、３）について説明する。ＤＢＭＤビットが「０」の場合データバス１５に接続され、ＤＢＭＤビットが「１」の場合命令バス１４に接続される。ＤＢＭＤビットはＤＭＤビットが１の場合のみ「１」に設定される。初期値は「０」となっておりデータバス１５に接続される。例えばＤＢＭＤ０が「０」、ＤＢＭＤ１が「１」、ＤＢＭＤ２が「０」、ＤＢＭＤ３が「０」の場合、データキャッシュ１３のウェイ０と２と３がデータバス１５に接続され、ウェイ１が命令バス１４に接続される。

本実施の形態では、命令キャッシュ１２、データキャッシュ１３は４ウェイセットアソシアティブ構成であり、それぞれ４つのタグメモリ３７が存在する。これらのタグメモリ３７は、モード制御レジスタ２４により任意の２つのタグメモリ３７をＳＲＡＭモードに設定可能であることと、バスモード制御レジスタ２５によりＳＲＡＭモードに設定されたタグメモリ３７およびデータメモリ４５を命令バス１４またはデータバス１５に接続することが可能であることから、任意の２つのタグメモリは命令キャッシュ１２のタグメモリ３７とデータキャッシュ１３のタグメモリ３７から選択可能となる。

本実施の形態では、キャッシュメモリとして使用するウェイと、ＳＲＡＭとして使用するウェイが存在する。例えば、ウェイ０と１がＳＲＡＭモードで、ウェイ２と３がキャッシュモードの場合、ＳＲＡＭのアクセスとキャッシュメモリのアクセスが競合する可能性があり、バスの衝突が発生するという問題がある。この問題を回避するため、図２において、ＡＮＤ回路４１でＳＲＡＭへのアクセスが発生したことを判定し、その信号をリード／ライト制御部４０へ出力する。リード／ライト制御部４０は、ウェイ２とウェイ３のアクセスを行わないようにアクセス許可信号を制御し、アクセスの競合を防ぎバスの衝突を回避することが可能となる。

図５は、本実施の形態におけるバススイッチ５０の構造である。バススイッチ５０はトライステートバッファ７０ａと７０ｂで構成されている。トライステートバッファ７０ａは命令キャッシュ１２をデータバス１５に接続する。トライステートバッファ７０ｂはデータキャッシュ１３を命令バス１４に接続する。トライステートバッファ７０ａおよび７０ｂは制御レジスタ４２によって制御され、バスモード制御レジスタ２５のＩＢＭＤビット、ＤＢＭＤビットによって接続するかしないかが選択される。

本発明の実施の形態によれば、キャッシュメモリをＳＲＡＭとして使用することができ、ＳＲＡＭとして使用する場合、ビット幅の異なるタグメモリを使用する場合でもＳＲＡＭとして使用することが可能となり、ＳＲＡＭとして使用できる容量を増やすことが可能となる。このことは、システム設計者またはＯＳがアプリケーションによりメモリ構成を柔軟に変更し最適なシステムを構成することが可能となる。また、ＳＲＡＭとして使用する場合は、命令バス１４またはデータバス１５どちらにも接続することが可能なバススイッチ５０を設けることで、更なる柔軟なメモリ構成を実現することが可能となる。

なお、本発明は、２ウェイや８ウェイセットアソシアティブ構成でも実現可能である。

本発明にかかるメモリ制御回路は、キャッシュメモリのタグメモリを有効に活用することを可能とし、柔軟なメモリ構成を実現することが可能となり、様々なアプリケーションを実行する電子機器に搭載される集積回路などに有用である。

本発明の実施の形態におけるデータ処理システムのブロック図 本発明の実施の形態におけるメモリ制御回路のブロック図 本発明の実施の形態におけるアドレスレジスタの構造図 本発明の実施の形態における制御レジスタの構造図 本発明の実施の形態におけるバススイッチの構造図

符号の説明

１０ データ処理システム
１１ プロセッサ
１２ 命令キャッシュ
１３ データキャッシュ
１４ 命令バス
１５ データバス
１６ 外部バス制御部
１７ 外部メモリ
１８ 外部バス
１９ 内部バス
２４ モード制御レジスタ
２５ バスモード制御レジスタ
３０ メモリ制御回路
３１ アドレスレジスタ
３２ ストアレジスタ
３３ ストアデータＬバイト
３４ ストアデータＭバイト
３５ マルチプレクサ（第１の制御回路）
３６、４６ マルチプレクサ
３８ マルチプレクサ（第３の制御回路）
３７ タグメモリ
３９ 比較器
４０ リード／ライト制御部（第２の制御回路）
４１、４３ ＡＮＤ回路
４２ 制御レジスタ
４４ ＯＲ回路
４５ データメモリ
４７、７０ａ、７０ｂ トライステートバッファ
４８ タグデータ
４９ エントリアドレス
５０ バススイッチ
５１ リードデータＬバイト
５２ リードデータＭバイト
６０ バイトアドレス

Claims (5)

1. 複数セットのタグメモリとデータメモリとからなるキャッシュメモリと、
   前記キャッシュメモリにアクセスするアドレスを保持するアドレスレジスタと、
   前記キャッシュメモリにライトする２Ｎバイト（Ｎは１以上の整数）のデータを保持するストアレジスタと、
   前記ストアレジスタのデータを任意の２つのセットの前記タグメモリに対しＬバイトとＭバイト（Ｌ、Ｍは１以上の整数で、Ｌ＋Ｍ＝２Ｎ）に分割する第１の制御回路と、
   前記キャッシュメモリへのライト、リードを許可する第２の制御回路と、
   任意の２つのセットの前記タグメモリの有効なＬバイトのデータとＭバイトのデータを２Ｎバイトのデータに変換する第３の制御回路とを備えるメモリ制御回路。
2. 複数セットのタグメモリとデータメモリとからなるキャッシュメモリと、
   前記キャッシュメモリにアクセスするアドレスを保持するアドレスレジスタと、
   前記キャッシュメモリにライトする２Ｎバイトのデータを保持するストアレジスタと、
   前記キャッシュメモリをキャッシュメモリとして使用するか、ＳＲＡＭとして使用するかを切り替える情報を持つ制御レジスタと、
   前記制御レジスタの設定情報を基に前記ストアレジスタのデータを任意の２つのセットの前記タグメモリに対しＬバイトとＭバイトに分割する第１の制御回路と、
   前記制御レジスタの設定情報を基に任意の２つのセットの前記タグメモリの有効なＬバイトのデータとＭバイトのデータを２Ｎバイトのデータに変換する第３の制御回路とを備えるメモリ制御回路。
3. 前記制御レジスタの設定情報により、ＳＲＡＭとして使用している前記キャッシュメモリへのアクセスと、キャッシュメモリとして使用している前記キャッシュメモリへのアクセスが衝突することを判定する機能を備えることを特徴とする請求項２に記載のメモリ制御回路。
4. 前記制御レジスタの設定情報により、ＳＲＡＭとして使用する前記キャッシュメモリを命令用バスに接続するか、データ用バスに接続するか切り替えることを可能とするバススイッチをさらに備えることを特徴とする請求項２に記載のメモリ制御回路。
5. 前記第１の制御回路は、任意の２つのセットの前記タグメモリに２バイトずつのデータをライトし、前記第３の制御回路は、任意の２つのセットの前記タグメモリの有効な２バイトのデータを４バイトのデータに変換することを特徴とする請求項１または２に記載のメモリ制御回路。

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