JP4123315B2 - デュアルポートｒａｍのデータ受け渡し装置および方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はデュアルポートＲＡＭおよびそのデータ受け渡し方法に関し、ある周期に同期する必要のあるデータの受け渡しと、その周期に同期する必要のないデータ受け渡しとを並行して行うデュアルポートＲＡＭのデータ受け渡し装置および方法に関する。
【０００２】
【従来の技術】
最近、高速シリアル通信を利用したオールデジタルなサーボアンプが増えてきている。その中で特に上位コントローラとの通信による同期信号に同期して動作するサーボアンプがあり、またサーボアンプはより高度な機能・性能が要求されている。高速シリアル通信により多量のデータを扱えるようになり、サーボアンプ内部でもマルチＣＰＵ化が必要になってきた。そこで、高速でＣＰＵ間のデータの受け渡しができるようにデュアルポートＲＡＭが採用されている。従来は使用されているＣＰＵ処理速度により機能・性能を限定することにより扱うデータ量は少なく、同期アクセス領域のみで使用していた。
【０００３】
【発明が解決しようとする課題】
しかし、機能・性能向上及び高速で多量のデータの受け渡しを行おうとすると、デュアルポートＲＡＭのデータ受け渡し処理のみで時間を費やしてしまい、主要な機能・性能に関する処理時間がなくなってしまう問題点があった。
本発明はデュアルポートＲＡＭによるデータの受け渡し処理を効率よくする装置および方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記問題を解決するため、請求項１の本発明は、
マスタＣＰＵとスレーブＣＰＵの間に配置されたデュアルポートＲＡＭのデータ受け渡し装置において、
前記デュアルポートＲＡＭが下記４領域から構成され、下記同期アクセス領域Ａ１は、前記マスタＣＰＵから前記スレーブＣＰＵへの定周期割り込みに同期して、前記スレーブＣＰＵがあらかじめ決められた時間内に読み出しその後前記マスタＣＰＵが書き込むものであり、下記同期アクセス領域Ａ２は、前記定周期割り込みに同期して、前記マスタＣＰＵがあらかじめ決められた時間内に読み出しその後前記スレーブＣＰＵが書き込むものであり、下記非同期アクセス領域Ｂ１および下記非同期アクセス領域Ｂ２は、下記同期アクセス領域Ａ１および下記同期アクセス領域Ａ２がアクセスされていないときに前記マスタＣＰＵまたはスレーブＣＰＵがアクセスするものであることを特徴とするものである。
記
マスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の同期アクセス領域Ａ１。
スレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の同期アクセス領域Ａ２。
マスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の非同期アクセス領域Ｂ１。
スレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の非同期アクセス領域Ｂ２。
また、請求項２の本発明は、
マスタＣＰＵとスレーブＣＰＵの間に配置されたデュアルポートＲＡＭのデータ受け渡し方法において、
前記マスタＣＰＵから前記スレーブＣＰＵへの定周期割り込みに同期して、前記スレーブＣＰＵが下記同期アクセス領域Ａ１をあらかじめ決められた時間内に読み出しその後前記マスタＣＰＵが下記同期アクセス領域Ａ１に書き込み、前記定周期割り込みに同期して、前記マスタＣＰＵが下記同期アクセス領域Ａ２をあらかじめ決められた時間内に読み出しその後前記スレーブＣＰＵが下記同期アクセス領域Ａ２に書き込み、下記同期アクセス領域Ａ１および下記同期アクセス領域Ａ２がアクセスされていないときに、前記マスタＣＰＵまたはスレーブＣＰＵが下記非同期アクセス領域Ｂ１または下記非同期アクセス領域Ｂ２をアクセスすることを特徴とするものである。
記
マスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の同期アクセス領域Ａ１。
スレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の同期アクセス領域Ａ２。
マスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の非同期アクセス領域Ｂ１。
スレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の非同期アクセス領域Ｂ２。
【０００５】
【発明の実施の形態】
本発明の実施形態を図において説明する。
図１は本発明の原理説明図である。
１はデュアルポートＲＡＭ、２はマスタＣＰＵ、３はスレーブＣＰＵ、４はマスタＣＰＵからスレーブＣＰＵへの同期割り込み信号、Ａ１はマスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の同期アクセス領域、Ａ２はスレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の同期アクセス領域、Ｂ１はマスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の非同期アクセス領域、Ｂ２はスレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の非同期アクセス領域である。
同期アクセス領域Ａ１、Ａ２は割り込み信号に同期してデータの受け渡しを時間で区切って行う。これを同期アクセスと呼ぶ。また、非同期アクセス領域Ｂ１、Ｂ２は割り込み信号によらずデータの受け渡しを行う。これを非同期アクセスと呼ぶ。
図２は同期アクセスによるデータの受け渡しタイミングを示した図である。同期アクセスは図２のように割り込み信号４が一定周期ＴｃでマスタＣＰＵからスレーブＣＰＵへ出力されることによって行われる。
図２において、Ｔｃは割り込み信号周期、Ｔ０はスレーブＣＰＵが同期アクセス領域Ａ２をアクセスする最大規定時間、Ｔ１はスレーブＣＰＵがＡ１をアクセスする最大規定時間、Ｍ０はマスタＣＰＵが同期アクセス領域Ａ２をアクセス可能な時間帯、Ｍ１はマスタＣＰＵが同期アクセス領域Ａ１をアクセス可能な時間帯、Ｓ０はスレーブＣＰＵが同期アクセス領域Ａ２をアクセス可能な時間帯、Ｓ１はスレーブＣＰＵが同期アクセス領域Ａ１をアクセス可能な時間帯である。
マスタＣＰＵ２、スレーブＣＰＵ３の同期アクセスの処理を以下に示す。
マスタＣＰＵ２は割り込み信号４の出力後、同期アクセス領域Ａ２のデータを次の割り込み信号４の出力する時間Ｔ０前までに読み出しを完了する。その後スレーブＣＰＵ３は時間Ｔ０の間に同期アクセス領域Ａ２にデータを書き込む。また、スレーブＣＰＵ３は割り込み信号４を受信後、時間Ｔ１の間に同期アクセス領域Ａ１の読み出しを完了する。その後、マスタＣＰＵ２は同期アクセス領域Ａ１への書き込みを次の割り込み信号４の出力するまでに完了する。
図３は非同期アクセスによるデータ受け渡し手順を説明する図である。ステップＷ１１〜１４はマスタＣＰＵ２の処理、ステップＷ２１〜２４はスレーブＣＰＵ３の処理である。
非同期アクセスは図３のようにマスタＣＰＵ２、スレーブＣＰＵ３が非同期アクセス領域Ｂ１、Ｂ２にアクセスしていることを相手に伝えるためのアクセス権フラグとしてそれぞれの非同期アクセス領域Ｂ１、Ｂ２にＦＬＡＧ１、ＦＬＡＧ２を割り付けてある。
マスタＣＰＵ２が、非同期アクセス領域Ｂ２を読み出しする、または非同期アクセス領域Ｂ１へ書き込みをするための処理を以下に示す。
マスタＣＰＵ２は非同期アクセス領域Ｂ１のＦＬＡＧ１をＯＮし（ステップＷ１１）、非同期アクセス領域Ｂ２のＦＬＡＧ２を読み出し（ステップＷ１２）、ＯＮしていたら非同期アクセス領域Ｂ１，Ｂ２の読み書きをしないでＦＬＡＧ１をＯＦＦする（ステップＷ１４）。ＦＬＡＧ２がＯＦＦしていたら、非同期アクセス領域Ｂ２の読み出し、または非同期アクセス領域Ｂ１へ書き込みを行う（ステップＷ１３）。終了したらＦＬＡＧ１をＯＦＦにする（ステップＷ１４）。スレーブＣＰＵ３が、非同期アクセス領域Ｂ１を読み出する、または非同期アクセス領域Ｂ２へ書き込みをするための処理を以下に示す。
スレーブＣＰＵ３は非同期アクセス領域Ｂ２のＦＬＡＧ２をＯＮし（ステップＷ２１）、非同期アクセス領域Ｂ１のＦＬＡＧ１を読み出し（ステップＷ２２）、ＯＮしていたら非同期アクセス領域Ｂ１，Ｂ２の読み書きをしないでＦＬＡＧ２をＯＦＦする（ステップＷ２４）。ＦＬＡＧ１がＯＦＦしていたら、非同期アクセス領域Ｂ１の読み出し、または非同期アクセス領域Ｂ２へ書き込みを行う（ステップＷ２３）。終了したらＦＬＡＧ２をＯＦＦにする（ステップＷ２４）。非同期アクセスは同期アクセスの空いた時間を利用して行う。よって同期アクセス，非同期アクセスを並行して行うことが可能となる。
【０００６】
【発明の効果】
以上説明したように本発明では、ＣＰＵ間のデータの受け渡し処理を行う媒体であるデュアルポートＲＡＭを、割り込み信号と同期した同期アクセス領域と割り込み信号によらない非同期アクセス領域に分けて使用するように構成したので、周期的で高速な処理を必要とするデータは同期アクセスで行い、任意の周期で低速な処理でも可能なデータは非同期アクセスで行うことにより、データの区分ができ、ＣＰＵの処理速度に応じて効率よく多量のデータが扱えるようになる。
【図面の簡単な説明】
【図１】 本発明のデュアルポートＲＡＭデータ受け渡し方法の原理を説明する図である。
【図２】 同期アクセスによるデータ受け渡しタイミングを示す図である。
【図３】 非同期アクセスによるデータ受け渡し手順を説明する図である。
【符号の説明】
１ デュアルポートＲＡＭ
２ マスタＣＰＵ
３ スレーブＣＰＵ
４ マスタＣＰＵからＣＰＵスレーブへの同期割り込み信号
Ａ１ 同期アクセス領域（マスタからスレーブへのデータ領域）
Ａ２ 同期アクセス領域（スレーブからマスタへのデータ領域）
Ｂ１ 非同期アクセス領域（マスタからスレーブへのデータ領域）
Ｂ２ 非同期アクセス領域（スレーブからマスタへのデータ領域）
Ｔｃ 割り込み信号周期
Ｔ０ スレーブＣＰＵがＡ２をアクセスする最大規定時間
Ｔ１ スレーブＣＰＵがＡ１をアクセスする最大規定時間
Ｍ０ マスタＣＰＵがＡ２をアクセス可能な時間帯
Ｍ１ マスタＣＰＵがＡ１をアクセス可能な時間帯
Ｓ０ スレーブＣＰＵがＡ２をアクセス可能な時間帯
Ｓ１ スレーブＣＰＵがＡ１をアクセス可能な時間帯
Ｗ１１〜１４ マスタＣＰＵの処理ステップ
Ｗ２１〜２４ スレーブＣＰＵの処理ステップ
【発明の属する技術分野】
本発明はデュアルポートＲＡＭおよびそのデータ受け渡し方法に関し、ある周期に同期する必要のあるデータの受け渡しと、その周期に同期する必要のないデータ受け渡しとを並行して行うデュアルポートＲＡＭのデータ受け渡し装置および方法に関する。
【０００２】
【従来の技術】
最近、高速シリアル通信を利用したオールデジタルなサーボアンプが増えてきている。その中で特に上位コントローラとの通信による同期信号に同期して動作するサーボアンプがあり、またサーボアンプはより高度な機能・性能が要求されている。高速シリアル通信により多量のデータを扱えるようになり、サーボアンプ内部でもマルチＣＰＵ化が必要になってきた。そこで、高速でＣＰＵ間のデータの受け渡しができるようにデュアルポートＲＡＭが採用されている。従来は使用されているＣＰＵ処理速度により機能・性能を限定することにより扱うデータ量は少なく、同期アクセス領域のみで使用していた。
【０００３】
【発明が解決しようとする課題】
しかし、機能・性能向上及び高速で多量のデータの受け渡しを行おうとすると、デュアルポートＲＡＭのデータ受け渡し処理のみで時間を費やしてしまい、主要な機能・性能に関する処理時間がなくなってしまう問題点があった。
本発明はデュアルポートＲＡＭによるデータの受け渡し処理を効率よくする装置および方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記問題を解決するため、請求項１の本発明は、
マスタＣＰＵとスレーブＣＰＵの間に配置されたデュアルポートＲＡＭのデータ受け渡し装置において、
前記デュアルポートＲＡＭが下記４領域から構成され、下記同期アクセス領域Ａ１は、前記マスタＣＰＵから前記スレーブＣＰＵへの定周期割り込みに同期して、前記スレーブＣＰＵがあらかじめ決められた時間内に読み出しその後前記マスタＣＰＵが書き込むものであり、下記同期アクセス領域Ａ２は、前記定周期割り込みに同期して、前記マスタＣＰＵがあらかじめ決められた時間内に読み出しその後前記スレーブＣＰＵが書き込むものであり、下記非同期アクセス領域Ｂ１および下記非同期アクセス領域Ｂ２は、下記同期アクセス領域Ａ１および下記同期アクセス領域Ａ２がアクセスされていないときに前記マスタＣＰＵまたはスレーブＣＰＵがアクセスするものであることを特徴とするものである。
記
マスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の同期アクセス領域Ａ１。
スレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の同期アクセス領域Ａ２。
マスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の非同期アクセス領域Ｂ１。
スレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の非同期アクセス領域Ｂ２。
また、請求項２の本発明は、
マスタＣＰＵとスレーブＣＰＵの間に配置されたデュアルポートＲＡＭのデータ受け渡し方法において、
前記マスタＣＰＵから前記スレーブＣＰＵへの定周期割り込みに同期して、前記スレーブＣＰＵが下記同期アクセス領域Ａ１をあらかじめ決められた時間内に読み出しその後前記マスタＣＰＵが下記同期アクセス領域Ａ１に書き込み、前記定周期割り込みに同期して、前記マスタＣＰＵが下記同期アクセス領域Ａ２をあらかじめ決められた時間内に読み出しその後前記スレーブＣＰＵが下記同期アクセス領域Ａ２に書き込み、下記同期アクセス領域Ａ１および下記同期アクセス領域Ａ２がアクセスされていないときに、前記マスタＣＰＵまたはスレーブＣＰＵが下記非同期アクセス領域Ｂ１または下記非同期アクセス領域Ｂ２をアクセスすることを特徴とするものである。
記
マスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の同期アクセス領域Ａ１。
スレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の同期アクセス領域Ａ２。
マスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の非同期アクセス領域Ｂ１。
スレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の非同期アクセス領域Ｂ２。
【０００５】
【発明の実施の形態】
本発明の実施形態を図において説明する。
図１は本発明の原理説明図である。
１はデュアルポートＲＡＭ、２はマスタＣＰＵ、３はスレーブＣＰＵ、４はマスタＣＰＵからスレーブＣＰＵへの同期割り込み信号、Ａ１はマスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の同期アクセス領域、Ａ２はスレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の同期アクセス領域、Ｂ１はマスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の非同期アクセス領域、Ｂ２はスレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の非同期アクセス領域である。
同期アクセス領域Ａ１、Ａ２は割り込み信号に同期してデータの受け渡しを時間で区切って行う。これを同期アクセスと呼ぶ。また、非同期アクセス領域Ｂ１、Ｂ２は割り込み信号によらずデータの受け渡しを行う。これを非同期アクセスと呼ぶ。
図２は同期アクセスによるデータの受け渡しタイミングを示した図である。同期アクセスは図２のように割り込み信号４が一定周期ＴｃでマスタＣＰＵからスレーブＣＰＵへ出力されることによって行われる。
図２において、Ｔｃは割り込み信号周期、Ｔ０はスレーブＣＰＵが同期アクセス領域Ａ２をアクセスする最大規定時間、Ｔ１はスレーブＣＰＵがＡ１をアクセスする最大規定時間、Ｍ０はマスタＣＰＵが同期アクセス領域Ａ２をアクセス可能な時間帯、Ｍ１はマスタＣＰＵが同期アクセス領域Ａ１をアクセス可能な時間帯、Ｓ０はスレーブＣＰＵが同期アクセス領域Ａ２をアクセス可能な時間帯、Ｓ１はスレーブＣＰＵが同期アクセス領域Ａ１をアクセス可能な時間帯である。
マスタＣＰＵ２、スレーブＣＰＵ３の同期アクセスの処理を以下に示す。
マスタＣＰＵ２は割り込み信号４の出力後、同期アクセス領域Ａ２のデータを次の割り込み信号４の出力する時間Ｔ０前までに読み出しを完了する。その後スレーブＣＰＵ３は時間Ｔ０の間に同期アクセス領域Ａ２にデータを書き込む。また、スレーブＣＰＵ３は割り込み信号４を受信後、時間Ｔ１の間に同期アクセス領域Ａ１の読み出しを完了する。その後、マスタＣＰＵ２は同期アクセス領域Ａ１への書き込みを次の割り込み信号４の出力するまでに完了する。
図３は非同期アクセスによるデータ受け渡し手順を説明する図である。ステップＷ１１〜１４はマスタＣＰＵ２の処理、ステップＷ２１〜２４はスレーブＣＰＵ３の処理である。
非同期アクセスは図３のようにマスタＣＰＵ２、スレーブＣＰＵ３が非同期アクセス領域Ｂ１、Ｂ２にアクセスしていることを相手に伝えるためのアクセス権フラグとしてそれぞれの非同期アクセス領域Ｂ１、Ｂ２にＦＬＡＧ１、ＦＬＡＧ２を割り付けてある。
マスタＣＰＵ２が、非同期アクセス領域Ｂ２を読み出しする、または非同期アクセス領域Ｂ１へ書き込みをするための処理を以下に示す。
マスタＣＰＵ２は非同期アクセス領域Ｂ１のＦＬＡＧ１をＯＮし（ステップＷ１１）、非同期アクセス領域Ｂ２のＦＬＡＧ２を読み出し（ステップＷ１２）、ＯＮしていたら非同期アクセス領域Ｂ１，Ｂ２の読み書きをしないでＦＬＡＧ１をＯＦＦする（ステップＷ１４）。ＦＬＡＧ２がＯＦＦしていたら、非同期アクセス領域Ｂ２の読み出し、または非同期アクセス領域Ｂ１へ書き込みを行う（ステップＷ１３）。終了したらＦＬＡＧ１をＯＦＦにする（ステップＷ１４）。スレーブＣＰＵ３が、非同期アクセス領域Ｂ１を読み出する、または非同期アクセス領域Ｂ２へ書き込みをするための処理を以下に示す。
スレーブＣＰＵ３は非同期アクセス領域Ｂ２のＦＬＡＧ２をＯＮし（ステップＷ２１）、非同期アクセス領域Ｂ１のＦＬＡＧ１を読み出し（ステップＷ２２）、ＯＮしていたら非同期アクセス領域Ｂ１，Ｂ２の読み書きをしないでＦＬＡＧ２をＯＦＦする（ステップＷ２４）。ＦＬＡＧ１がＯＦＦしていたら、非同期アクセス領域Ｂ１の読み出し、または非同期アクセス領域Ｂ２へ書き込みを行う（ステップＷ２３）。終了したらＦＬＡＧ２をＯＦＦにする（ステップＷ２４）。非同期アクセスは同期アクセスの空いた時間を利用して行う。よって同期アクセス，非同期アクセスを並行して行うことが可能となる。
【０００６】
【発明の効果】
以上説明したように本発明では、ＣＰＵ間のデータの受け渡し処理を行う媒体であるデュアルポートＲＡＭを、割り込み信号と同期した同期アクセス領域と割り込み信号によらない非同期アクセス領域に分けて使用するように構成したので、周期的で高速な処理を必要とするデータは同期アクセスで行い、任意の周期で低速な処理でも可能なデータは非同期アクセスで行うことにより、データの区分ができ、ＣＰＵの処理速度に応じて効率よく多量のデータが扱えるようになる。
【図面の簡単な説明】
【図１】 本発明のデュアルポートＲＡＭデータ受け渡し方法の原理を説明する図である。
【図２】 同期アクセスによるデータ受け渡しタイミングを示す図である。
【図３】 非同期アクセスによるデータ受け渡し手順を説明する図である。
【符号の説明】
１ デュアルポートＲＡＭ
２ マスタＣＰＵ
３ スレーブＣＰＵ
４ マスタＣＰＵからＣＰＵスレーブへの同期割り込み信号
Ａ１ 同期アクセス領域（マスタからスレーブへのデータ領域）
Ａ２ 同期アクセス領域（スレーブからマスタへのデータ領域）
Ｂ１ 非同期アクセス領域（マスタからスレーブへのデータ領域）
Ｂ２ 非同期アクセス領域（スレーブからマスタへのデータ領域）
Ｔｃ 割り込み信号周期
Ｔ０ スレーブＣＰＵがＡ２をアクセスする最大規定時間
Ｔ１ スレーブＣＰＵがＡ１をアクセスする最大規定時間
Ｍ０ マスタＣＰＵがＡ２をアクセス可能な時間帯
Ｍ１ マスタＣＰＵがＡ１をアクセス可能な時間帯
Ｓ０ スレーブＣＰＵがＡ２をアクセス可能な時間帯
Ｓ１ スレーブＣＰＵがＡ１をアクセス可能な時間帯
Ｗ１１〜１４ マスタＣＰＵの処理ステップ
Ｗ２１〜２４ スレーブＣＰＵの処理ステップ
Claims (2)
- マスタＣＰＵとスレーブＣＰＵの間に配置されたデュアルポートＲＡＭのデータ受け渡し装置において、
前記デュアルポートＲＡＭが下記４領域から構成され、下記同期アクセス領域Ａ１は、前記マスタＣＰＵから前記スレーブＣＰＵへの定周期割り込みに同期して、前記スレーブＣＰＵがあらかじめ決められた時間内に読み出しその後前記マスタＣＰＵが書き込むものであり、下記同期アクセス領域Ａ２は、前記定周期割り込みに同期して、前記マスタＣＰＵがあらかじめ決められた時間内に読み出しその後前記スレーブＣＰＵが書き込むものであり、下記非同期アクセス領域Ｂ１および下記非同期アクセス領域Ｂ２は、下記同期アクセス領域Ａ１および下記同期アクセス領域Ａ２がアクセスされていないときに前記マスタＣＰＵまたはスレーブＣＰＵがアクセスするものであることを特徴とするデュアルポートＲＡＭのデータの受け渡し装置。
記
マスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の同期アクセス領域Ａ１。
スレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の同期アクセス領域Ａ２。
マスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の非同期アクセス領域Ｂ１。
スレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の非同期アクセス領域Ｂ２。 - マスタＣＰＵとスレーブＣＰＵの間に配置されたデュアルポートＲＡＭのデータ受け渡し方法において、
前記マスタＣＰＵから前記スレーブＣＰＵへの定周期割り込みに同期して、前記スレーブＣＰＵが下記同期アクセス領域Ａ１をあらかじめ決められた時間内に読み出しその後前記マスタＣＰＵが下記同期アクセス領域Ａ１に書き込み、前記定周期割り込みに同期して、前記マスタＣＰＵが下記同期アクセス領域Ａ２をあらかじめ決められた時間内に読み出しその後前記スレーブＣＰＵが下記同期アクセス領域Ａ２に書き込み、下記同期アクセス領域Ａ１および下記同期アクセス領域Ａ２がアクセスされていないときに、前記マスタＣＰＵまたはスレーブＣＰＵが下記非同期アクセス領域Ｂ１または下記非同期アクセス領域Ｂ２をアクセスすることを特徴とするデュアルポートＲＡＭのデータの受け渡し方法。
記
マスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の同期アクセス領域Ａ１。
スレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の同期アクセス領域Ａ２。
マスタＣＰＵからスレーブＣＰＵへのデータ受け渡し用の非同期アクセス領域Ｂ１。
スレーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の非同期アクセス領域Ｂ２。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04085999A JP4123315B2 (ja) | 1999-02-19 | 1999-02-19 | デュアルポートｒａｍのデータ受け渡し装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04085999A JP4123315B2 (ja) | 1999-02-19 | 1999-02-19 | デュアルポートｒａｍのデータ受け渡し装置および方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000242610A JP2000242610A (ja) | 2000-09-08 |
| JP2000242610A5 JP2000242610A5 (ja) | 2006-04-06 |
| JP4123315B2 true JP4123315B2 (ja) | 2008-07-23 |
Family
ID=12592283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04085999A Expired - Fee Related JP4123315B2 (ja) | 1999-02-19 | 1999-02-19 | デュアルポートｒａｍのデータ受け渡し装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4123315B2 (ja) |
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| US7890736B2 (en) * | 2005-11-08 | 2011-02-15 | St-Ericsson Sa | Control device with flag registers for synchronization of communications between cores |
| KR101275752B1 (ko) | 2005-12-06 | 2013-06-17 | 삼성전자주식회사 | 메모리 시스템 및 그것의 부팅 방법 |
| US8209527B2 (en) | 2006-10-26 | 2012-06-26 | Samsung Electronics Co., Ltd. | Memory system and memory management method including the same |
| ITMI20121800A1 (it) | 2012-10-24 | 2014-04-25 | St Microelectronics Srl | Dispositivo e relativo metodo per la scrittura/lettura di un registro di memoria condiviso da una pluralità di periferiche. |
| KR101660022B1 (ko) * | 2015-09-10 | 2016-09-27 | 아둘람테크 주식회사 | 버스 인터페이스 효율을 향상시키기 위한 장치 및 방법 |
-
1999
- 1999-02-19 JP JP04085999A patent/JP4123315B2/ja not_active Expired - Fee Related
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| JP2000242610A (ja) | 2000-09-08 |
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