JP2007287213A - 試験装置、プログラムおよび試験方法 - Google Patents

Abstract

【課題】記憶セルの物理的な配置に関する不良を効率的に検出する。
【解決手段】被試験メモリを試験する試験装置は、被試験メモリ内部のメモリブロックに供給すべき物理アドレスを発生するアドレス発生部と、被試験メモリに供給する入力アドレスを構成する各々の入力ビットに対応して設けられ、物理アドレスを構成する複数の物理ビットをマスクするかを物理ビット毎に設定する複数のマスクレジスタと、各々の入力ビットに対応して設けられ、物理アドレスを当該入力ビットに対応するマスクレジスタの値に応じてそれぞれマスクする複数のマスク演算部と、各々の入力ビットに対応して設けられ、マスク演算部によるマスク結果に予め定められた論理演算を行った結果得られるビットデータを入力ビットとしてそれぞれ出力する複数の論理演算部と、複数の論理演算部から出力される複数の入力ビットを含む入力アドレスを被試験メモリに供給するアドレス供給部とを備える。
【選択図】図４

Description

本発明は、試験装置、プログラムおよび試験方法に関する。特に、本発明は、被試験メモリに対し供給するアドレスのアドレス値を制御する試験装置、プログラムおよび試験方法に関する。

今日のメモリデバイスにおいて、外部から記憶セルを指定するために入力するメモリ入力アドレスと、メモリデバイス内の記憶セルの配置を示す物理アドレスとは異なっている。即ち、メモリデバイスは、データの読出要求に応じ、外部から指定されたメモリ入力アドレスを物理アドレスに変換したうえで、その物理アドレスによって指定される記憶セルの内容を出力する。このようにすることで、外部からは連続のメモリ領域を指定した場合であっても複数のメモリ・バンクを交互にアクセスしてアクセス速度を向上させることができ、また、製造後に不良が判明した記憶セルに代えて予備の記憶セルをアクセスさせることができる。

なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

メモリデバイスに生じる不良には、それぞれの記憶セルの物理的な位置が関係する場合がある。例えば、メモリデバイスに配線不良が生じると、ある記憶セルに書込んだデータがその記憶セルに隣接する他の記憶セルにも書込まれてしまう場合がある。このような不良を検出するために、試験装置は、ある記憶セルにデータを書込み、その記憶セルに隣接する他の記憶セルからデータを読み出すなどの試験をする必要がある。このため、試験装置はそれぞれの記憶セルを物理アドレスによってアクセスできることが望ましい。

これを実現するために、従来の試験装置は、物理アドレスをメモリ入力アドレスに変換する変換テーブルを記憶した変換メモリを有している。この変換メモリは、物理アドレスによって指定されたアドレスにメモリ入力アドレスを記憶している。従来の試験装置は、発生させた物理アドレスをこの変換メモリを用いてメモリ入力アドレスに変換して被試験デバイスに供給している。しかしながら、メモリデバイスの高性能化に伴いメモリデバイスのアドレスのバス幅が増大すると、上記の変換メモリの必要容量が増大し、試験装置の維持・管理費用の増大を招くおそれがある。

そこで本発明は、上記の課題を解決することのできる試験装置、プログラムおよび試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、被試験メモリを試験する試験装置であって、被試験メモリ内部のメモリブロックに供給すべき物理アドレスを発生するアドレス発生部と、被試験メモリに供給するメモリ入力アドレスの少なくとも一部を構成する複数のメモリ入力ビットのそれぞれに対応して設けられ、物理アドレスの少なくとも一部を構成する複数の物理ビットをマスクするか否かを物理ビット毎に設定する複数のマスクレジスタと、複数のメモリ入力ビットのそれぞれに対応して設けられ、物理アドレスを当該メモリ入力ビットに対応するマスクレジスタの値に応じてそれぞれマスクする複数のマスク演算部と、複数のメモリ入力ビットのそれぞれに対応して設けられ、マスク演算部によるマスク結果に対して予め定められた論理演算を行った結果得られるビットデータをメモリ入力ビットとしてそれぞれ出力する複数の論理演算部と、複数の論理演算部から出力される複数のメモリ入力ビットを含むメモリ入力アドレスを被試験メモリに供給するアドレス供給部とを備える試験装置を提供する。

また、それぞれの論理演算部は、複数のマスク演算部が出力するマスク済の複数の物理ビットの排他的論理和を算出し、算出した排他的論理和に基づくビットデータをメモリ入力ビットとして出力してもよい。
また、複数のメモリ入力ビットのそれぞれに対応して設けられ、論理演算部によって算出される排他的論理和の論理値を反転してメモリ入力ビットとして出力するか否かを設定する反転制御レジスタを更に備えてもよい。
また、物理アドレスの少なくとも一部のビットからなる被変換アドレスを入力し、当該被変換アドレスに対応付けられたデータを変換先アドレスとして出力する変換メモリと、変換先アドレスを少なくとも一部のビットに含むアドレス、または、複数の論理演算部から出力される複数のメモリ入力ビットを含むアドレスのいずれをメモリ入力アドレスとして出力するかを選択する選択部とを更に備え、アドレス供給部は、選択部が出力するメモリ入力アドレスを被試験メモリに供給してもよい。

また、物理アドレスとメモリ入力アドレスとの間の対応付けを取得する取得部と、複数のマスク演算部および複数の論理演算部による論理演算を用いて、取得部が取得した対応付けにより指定されたアドレス変換を行うことができるか否かを判定する判定部と、論理演算を用いてアドレス変換を行うことができると判断された場合に、複数のマスクレジスタを設定し、論理演算を用いてアドレス変換を行うことができないと判断された場合に、変換メモリの内容を設定する設定部と、論理演算を用いてアドレス変換を行うことができると判断された場合に、複数の論理演算部から出力される複数のメモリ入力ビットを含むアドレスをメモリ入力アドレスとして出力するように選択部を設定し、論理演算を用いてアドレス変換を行うことができないと判断された場合に、変換先アドレスを少なくとも一部のビットに含むアドレスをメモリ入力アドレスとして出力するように選択部を設定する制御部とを更に備えてもよい。

本発明の第２の形態においては、被試験メモリを試験する試験装置を制御する制御装置用のプログラムであって、試験装置は、被試験メモリ内部のメモリブロックに供給すべき物理アドレスを発生するアドレス発生部と、被試験メモリに供給するメモリ入力アドレスの少なくとも一部を構成する複数のメモリ入力ビットのそれぞれに対応して設けられ、物理アドレスの少なくとも一部を構成する複数の物理ビットをマスクするか否かを物理ビット毎に設定する複数のマスクレジスタと、複数のメモリ入力ビットのそれぞれに対応して設けられ、物理アドレスを当該メモリ入力ビットに対応するマスクレジスタの値に応じてそれぞれマスクする複数のマスク演算部と、複数のメモリ入力ビットのそれぞれに対応して設けられ、マスク演算部によるマスク結果に対して予め定められた論理演算を行った結果得られるビットデータをメモリ入力ビットとしてそれぞれ出力する複数の論理演算部と、物理アドレスの少なくとも一部のビットからなる被変換アドレスを入力し、当該被変換アドレスに対応付けられたデータを変換先アドレスとして出力する変換メモリと、変換先アドレスを少なくとも一部のビットに含むアドレス、または、複数の論理演算部から出力される複数のメモリ入力ビットを含むアドレスのいずれをメモリ入力アドレスとして出力するかを選択する選択部と、選択部が出力するメモリ入力アドレスを被試験メモリに供給するアドレス供給部とを備えるものであり、当該プログラムは、制御装置を、物理アドレスとメモリ入力アドレスとの間の対応付けを取得する取得部と、複数のマスク演算部および複数の論理演算部による論理演算を用いて、取得部が取得した対応付けにより指定されたアドレス変換を行うことができるか否かを判定する判定部と、論理演算を用いてアドレス変換を行うことができると判断された場合に、複数のマスクレジスタを設定し、論理演算を用いてアドレス変換を行うことができないと判断された場合に、変換メモリの内容を設定する設定部と、論理演算を用いてアドレス変換を行うことができると判断された場合に、複数の論理演算部から出力される複数のメモリ入力ビットを含むアドレスをメモリ入力アドレスとして出力するように選択部を設定し、論理演算を用いてアドレス変換を行うことができないと判断された場合に、変換先アドレスを少なくとも一部のビットに含むアドレスをメモリ入力アドレスとして出力するように選択部を設定する制御部として機能させるプログラムを提供する。

本発明の第３の形態においては、被試験メモリを試験装置により試験する試験方法であって、被試験メモリ内部のメモリブロックに供給すべき物理アドレスを発生するアドレス発生段階と、被試験メモリに供給するメモリ入力アドレスの少なくとも一部を構成する複数のメモリ入力ビットのそれぞれに対応して、物理アドレスの少なくとも一部を構成する複数の物理ビットのそれぞれを、当該メモリ入力ビットに対応するマスクレジスタの値に応じてマスクする複数のマスク演算段階と、複数のメモリ入力ビットのそれぞれに対応して、マスク演算段階によるマスク結果に対して予め定められた論理演算を行った結果得られるビットデータをメモリ入力ビットとしてそれぞれ出力する複数の論理演算段階と、複数の論理演算段階により出力される複数のメモリ入力ビットを含むメモリ入力アドレスを被試験メモリに供給するアドレス供給段階とを備える試験方法を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、メモリデバイスにおける記憶セルの物理的な配置に関する不良を、これまでよりも効率的に検出できる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、試験装置１０の全体構成を示す。試験装置１０は、タイミング発生器１１０と、パターン発生器１２０と、波形整形器１３０と、論理比較器１４０と、制御装置１５０とを備え、半導体メモリデバイスなどである被試験メモリ１００を試験することを目的とする。タイミング発生器１１０は、周期クロックなどの基準クロックを発生させてパターン発生器１２０に供給する。パターン発生器１２０は、周期クロックに基づいて、被試験メモリ１００に入力する試験パターンのデータ、被試験メモリ１００に入力するメモリ入力アドレス、および、被試験メモリ１００に入力する制御コマンドを生成する。そして、パターン発生器１２０は、これらのデータ、メモリ入力アドレス、および、制御コマンドを波形整形器１３０に出力する。また、パターン発生器１２０は、試験パターンのデータを期待値データとして論理比較器１４０にも出力する。

波形整形器１３０は、入力を受けた試験パターン、メモリ入力アドレス、および、制御コマンドを、被試験メモリ１００に入力可能な信号波形に整形して被試験メモリ１００に供給する。論理比較器１４０は、被試験メモリ１００に記憶されたデータを読み出し、パターン発生器１２０から入力した期待値データと比較する。読み出されたデータが期待値データと等しければ、論理比較器１４０は、被試験メモリ１００が良品である旨の試験結果を出力する。制御装置１５０は、パターン発生器１２０に対し各種の設定を行う。具体的には、制御装置１５０は、被試験メモリ１００に含まれる各記憶セルの物理的な配置を示す物理アドレスを、被試験メモリ１００をアクセスするために被試験メモリ１００の外部から入力すべきメモリ入力アドレスに変換するための設定を行う。

図２は、パターン発生器１２０の機能構成を示す。パターン発生器１２０は、インストラクションメモリ２００と、シーケンス制御部２１０と、アドレス変換モジュール２２０と、制御信号発生モジュール２３０と、データ発生モジュール２４０とを有する。インストラクションメモリ２００には、試験を制御するためのアルゴリズムに基づくプログラムが格納されている。このプログラムは、シーケンス制御部２１０に実行させて制御の流れを変更するための命令（インストラクション）に加えて、試験のそれぞれの処理段階において被試験メモリ１００に供給するべき試験データ、物理アドレスおよび制御コマンドを発生させるための情報を含む。

シーケンス制御部２１０は、本発明に係るアドレス発生部としての役割を果たす。具体的には、インストラクションメモリ２００に格納されたプログラムに含まれるインストラクションを実行することにより、試験データ、物理アドレスおよび制御コマンドを発生させる。ここで、物理アドレスとは、被試験メモリ１００の外部から供給すべきアドレスではなく、被試験メモリ１００内部のメモリブロックに供給すべき物理アドレスである。即ち、物理アドレスは、メモリブロック内の各記憶セルの配置を示す。各インストラクションの実行結果はインストラクションメモリ２００に入力され、次に実行すべきインストラクションがインストラクションメモリ２００から読み出されシーケンス制御部２１０に入力される。

アドレス変換モジュール２２０は、シーケンス制御部２１０に処理によってインストラクションメモリ２００から出力された物理アドレスを、メモリ入力アドレスに変換して波形整形器１３０および論理比較器１４０に出力する。アドレス変換モジュール２２０は、アドレスの変換規則の設定を制御装置１５０から受けてもよい。制御信号発生モジュール２３０は、シーケンス制御部２１０の処理によってインストラクションメモリ２００から出力された制御コマンドを波形整形器１３０に出力する。データ発生モジュール２４０は、シーケンス制御部２１０の処理によってインストラクションメモリ２００から出力された試験データを波形整形器１３０および論理比較器１４０に出力する。

図３は、アドレス変換モジュール２２０の機能構成を示す。アドレス変換モジュール２２０は、選択部３００と、２つの演算モジュール３１０と、２つの変換メモリ３２０と、選択部３４０と、選択部３５０と、アドレス供給部３６０とを有する。アドレス変換モジュール２２０は、インストラクションメモリ２００から物理アドレスの入力を受ける。この物理アドレスのアドレス幅は４８ビットであるものとする。選択部３００は、物理アドレスを構成する複数の物理ビットの中から１６ビットを選択して一方の変換メモリ３２０に出力する。また、選択部３００は、物理アドレスを構成する複数の物理ビットの中から他の１６ビットを選択して他方の変換メモリ３２０に出力する。選択部３００は、制御装置１５０から受けた設定に基づいて、何れの物理ビットをそれぞれの変換メモリ３２０に出力するかを選択してもよい。

それぞれの変換メモリ３２０は、物理アドレスの少なくとも一部のビットからなる被変換アドレスを入力し、その被変換アドレスに対応付けられたデータを変換先アドレスとして出力する。例えば、それぞれの変換メモリ３２０は、物理アドレスを構成する物理ビットのうち１６ビットを、メモリ入力アドレスを構成するメモリ入力ビットのうちの１６ビットに変換して選択部３４０に出力する。２つの変換メモリ３２０によって変換されなかった残りの物理ビットはそのままメモリ入力ビットとして選択部３４０に出力される。選択部３４０は、それぞれの変換メモリ３２０から出力された１６ビットずつのメモリ入力ビットと、選択部３００から出力された残りの物理ビットとを、元の物理アドレスにおけるビット位置に並べ替えて選択部３５０に出力する。選択部３５０に出力されるアドレスは、即ち、変換メモリ３２０によって変換された変換先アドレスを少なくとも一部のビットに含むこととなる。

それぞれの演算モジュール３１０は、物理アドレスを構成する物理ビットのうち２４ビットずつの入力を受ける。それぞれの演算モジュール３１０は、２４ビットの物理ビットに対し論理演算を行った結果得られるビットデータを、メモリ入力データを構成する２４ビットのメモリ入力ビットとして生成し、選択部３５０に対し出力する。選択部３５０は、選択部３４０によって出力されたメモリ入力アドレス、または、複数の演算モジュール３１０から出力される複数のメモリ入力ビットを含むアドレスのいずれをメモリ入力アドレスとして出力するかを選択する。この選択は、制御装置１５０による設定に基づいて行われてもよい。アドレス供給部３６０は、選択部３５０が出力するメモリ入力アドレスを、波形整形器１３０を介して被試験メモリ１００に供給する。

以上、図３の示す構成によれば、アドレスの変換に変換メモリを不要とし、メモリデバイスが高性能となっても試験装置１０の設備規模が拡大することを防ぐことができる。更に、アドレスのバス幅が狭い場合には変換メモリを併用することによって、従来型の試験装置との互換性を維持できる。例えば、変換メモリのデータを生成するための従来型のソフトウェアを有している利用者であっても、本実施例に係る試験装置１０をそのまま利用できる。

図４は、演算モジュール３１０の機能構成を示す。図４を用いて２つの演算モジュール３１０のうちの一方を代表して説明する。なお、他方の演算モジュール３１０は当該一方の演算モジュール３１０と略同一の構成を採るから説明を省略する。演算モジュール３１０は、複数のビット別演算部４００と、複数のレジスタ４１０とを有する。複数のビット別演算部４００のそれぞれは、被試験メモリ１００に供給するメモリ入力アドレスの少なくとも一部を構成する複数のメモリ入力ビットのそれぞれに対応して設けられている。図４の例における複数のビット別演算部４００のそれぞれはメモリ入力アドレスを構成する全てのメモリ入力ビットに対応して設けられている。また、複数のレジスタ４１０のそれぞれは、複数のメモリ入力ビットのそれぞれに対応して設けられている。

それぞれのレジスタ４１０は、本発明に係るマスクレジスタおよび反転制御レジスタのそれぞれとして機能する。図４の例においてレジスタ４１０は２５ビットのマスクデータを格納する。レジスタ４１０は、下位２４ビットのマスクデータによって、物理アドレスからメモリ入力アドレスを生成する論理演算において、物理アドレスの少なくとも一部を構成する複数の物理ビットをマスクするか否かを物理ビット毎に設定する。また、レジスタ４１０は、上位１ビットのマスクデータによって、論理演算部４４０によって算出される排他的論理和の論理値を反転してメモリ入力ビットとして出力するか否かを設定する。

それぞれのビット別演算部４００は、マスク演算部４２０と、論理演算部４４０とを有する。それぞれのマスク演算部４２０は物理アドレスを入力する。そして、それぞれのメモリ入力ビットに対応するマスク演算部４２０は、当該メモリ入力ビットに対応するレジスタ４１０の値に応じてその物理アドレスをマスクする。構成の具体例としてマスク演算部４２０は、それぞれの物理ビットに対応するアンドゲート４３０を有する。アンドゲート４３０は、対応する物理ビットと、レジスタ４１０に格納されたマスクデータにおける対応するビットとの論理積を求めて論理演算部４４０に出力する。

それぞれのメモリ入力ビットに対応する論理演算部４４０は、マスク演算部４２０によるマスク結果に対して予め定められた論理演算を行った結果得られるビットデータを当該メモリ入力ビットとして出力する。具体的には、論理演算部４４０は、対応するマスク演算部４２０が出力するマスク済の複数の物理ビットの排他的論理和を算出する排他的論理和ゲート４５０を有する。そして、論理演算部４４０は、算出したその排他的論理和に基づくビットデータをメモリ入力ビットとして出力する。論理演算部４４０は、更に、レジスタ４１０の上位１ビットのマスクデータに基づいて、算出したその排他的論理和の論理値を反転させてメモリ入力ビットとして出力する排他的論理和ゲート４６０を有してもよい。
このようにして複数の論理演算部４４０から出力される複数のメモリ入力ビットを含むメモリ入力アドレスは、選択部３５０を介してアドレス供給部３６０に出力され、アドレス供給部３６０によって被試験メモリ１００に供給される。

図５は、アドレス変換モジュール２２０によって物理アドレスがメモリ入力アドレスに変換される具体例を示す。図左側には試験装置１０による変換を示し、図右側には被試験メモリ１００による変換を示す。図右側によると、被試験メモリ１００は、メモリ入力アドレスを構成するメモリ入力ビットＢ１´およびＢ０´を、物理ビットＢ１およびＢ０に変換をする。この変換は、ビットＢ１´はそのままビットＢ１として変換せず、ビットＢ１´とビットＢ０´との排他的論理和をビットＢ０として生成するものである。したがって、例えば物理アドレスの０番地から３番地までを連続してアクセスするためには、メモリ入力アドレスとして０番地、１番地、３番地、および、２番地をこの順に指定する必要がある。

試験装置１０は、生成した物理アドレスに沿ってそれぞれの記憶セルを適切にアクセスするべく、その物理アドレスをメモリ入力アドレスに変換して被試験メモリ１００に供給する。図左側によると、試験装置１０は、物理アドレスは０番地から３番地までの物理アドレスをこの順に発生させている。アドレス変換モジュール２２０は、物理アドレスを構成する物理ビットＡ１およびＡ０を、メモリ入力アドレスを構成するメモリ入力ビットＡ１´およびＡ０´に変換をする。この変換は、例えば、ビットＡ１はそのままビットＡ１´とし、ビットＡ１とビットＡ０との排他的論理和をビットＡ０´として生成するものである。このような変換をすることで、当初に生成した物理アドレスに沿って被試験メモリ１００中の記憶セルをアクセスすることができる。

図６は、制御装置１５０の機能構成を示す。制御装置１５０は、取得部６００と、判定部６１０と、設定部６２０と、制御部６３０とを有する。取得部６００は、物理アドレスとメモリ入力アドレスとの対応付けを示す対応情報を取得する。対応情報は、例えば、物理アドレスとメモリ入力アドレスとの対応付けを記した表形式のデータであってもよいし、物理アドレスからメモリ入力アドレスを求める計算を示すプログラムであってもよい。即ち取得部６００はこれらのデータまたはプログラムを通信回線などを経由して取得し、メモリやハードディスクなどの記憶装置に記憶する。

判定部６１０は、複数のマスク演算部４２０および複数の論理演算部４４０による論理演算を用いて、対応情報により指定されたアドレス変換を行うことができるか否かを判定する。本実施の形態では具体的には、何れか単数または複数の物理ビットの排他的論理和および論理値の反転演算によってそれぞれのメモリ入力ビットが生成できるかが判定される。対応情報としてプログラムを取得した場合を例に具体的な判定処理を例示する。まず、判定部６１０は、対応情報によって示される論理演算を、論理式の簡約化を実現するプログラム（従来公知である）を実行することによって簡約化する。そして、判定部６１０は、簡約化された論理演算が１段の排他的論理和および１段の反転演算のみを含む場合には、論理演算によってメモリ入力ビットが生成できると判断する。一方で、簡約化しても１段の排他的論理和および１段の反転演算以外の演算を含む場合には、判定部６１０は、論理演算によってメモリ入力ビットが生成できないと判断する。

設定部６２０は、これらの論理演算を用いてそのアドレス変換を行うことができると判断された場合に、複数のレジスタ４１０を設定する。具体的には、設定部６２０は、それぞれのメモリ入力ビットに対応するレジスタ４１０において、そのメモリ入力ビットを求める論理演算に用いられる物理ビットに対応するビットを論理値１とする。設定部６２０は、それ以外のビットを論理値０とする。一方、設定部６２０は、これらの論理演算を用いてそのアドレス変換を行うことができないと判断された場合に、変換メモリ３２０の内容を設定する。具体的には、設定部６２０は、対応情報によって示される論理演算のプログラムに対し、物理アドレスとして採り得る全ての値を入力し、その演算結果を求める。そして、設定部６２０は、変換メモリ３２０におけるそれぞれの物理アドレスをアドレスとする領域に、その物理アドレスを入力とした上記の演算結果を記憶させる。

制御部６３０は、演算モジュール３１０による論理演算を用いてアドレス変換を行うことができると判断された場合に、複数の論理演算部４４０から出力される複数のメモリ入力ビットを含むアドレスをメモリ入力アドレスとして出力するように選択部３５０を設定する。一方、制御部６３０は、演算モジュール３１０による論理演算を用いてそのアドレス変換を行うことができないと判断された場合に、変換メモリ３２０による変換先アドレスを少なくとも一部のビットに含むアドレスをメモリ入力アドレスとして選択するように選択部３５０を設定する。更にこの場合、制御部６３０は、何れの物理ビットを変換メモリ３２０に入力するかを示す設定を選択部３００および選択部３４０に対し行ってもよい。

以上、図６を参照して説明した制御装置１５０は、例えば、パーソナル・コンピュータやワークステーションなどの情報処理装置であってもよい。制御装置１５０の各機能は、ＣＤ−ＲＯＭやＤＶＤ−ＲＯＭなどである記録媒体６０に記録されたプログラムによって実現されてもよい。即ち、プログラムは、記録媒体６０から読み出された制御装置１５０にインストールされて実行される。そして、制御装置１５０に備わる中央処理装置は、インストールされたプログラムによって取得部６００、判定部６１０、設定部６２０および制御部６３０として機能する。プログラムが制御装置１５０と協働して実現される各機能は、図６を参照して説明した各部材の機能と同一であるから説明を省略する。

図７は、物理アドレスからメモリ入力アドレスへのアドレス変換規則を設定する処理のフローチャートを示す。取得部６００は、物理アドレスとメモリ入力アドレスとの対応付けを示す対応情報を取得する（Ｓ７００）。判定部６１０は、複数のマスク演算部４２０および複数の論理演算部４４０による論理演算を用いて、対応情報により指定されたアドレス変換を行うことができるか否かを判定する（Ｓ７１０）。図４の例では具体的には、何れか単数または複数の物理ビットの排他的論理和および論理値の反転演算によってそれぞれのメモリ入力ビットが生成できるかが判定される。

設定部６２０は、これらの論理演算を用いてそのアドレス変換を行うことができると判断された場合に（Ｓ７１０：ＹＥＳ）、複数のレジスタ４１０に値を設定する（Ｓ７２０）。そして、制御部６３０は、複数の論理演算部４４０から出力される複数のメモリ入力ビットを含むアドレスをメモリ入力アドレスとして出力するように選択部３５０を設定する（Ｓ７３０）。そして、試験装置１０は、これらの設定に基づいて被試験メモリ１００の試験を実行する（Ｓ７４０）。

一方、設定部６２０は、これらの論理演算を用いてそのアドレス変換を行うことができないと判断された場合に（Ｓ７１０：ＮＯ）、変換メモリ３２０の内容を設定する（Ｓ７５０）。そして、制御部６３０は、変換メモリ３２０による変換先アドレスを少なくとも一部のビットに含むアドレスをメモリ入力アドレスとして選択するように選択部３５０を設定する（Ｓ７６０）。そして、試験装置１０は、これらの設定に基づいて被試験メモリ１００の試験を実行する（Ｓ７４０）。

図８は、被試験メモリ１００を試験する処理のフローチャートを示す。シーケンス制御部２１０は、被試験メモリ１００内部のメモリブロックに供給すべき物理アドレスを発生する（Ｓ８００）。次に、それぞれのマスク演算部４２０は、複数のメモリ入力ビットのそれぞれに対応して、物理アドレスの少なくとも一部を構成する複数の物理ビットのそれぞれを、当該メモリ入力ビットに対応するレジスタ４１０の値に応じてマスクする（Ｓ８１０）。そして、論理演算部４４０は、複数のメモリ入力ビットのそれぞれに対応して、マスク演算部４２０によるマスク結果に対して予め定められた論理演算を行った結果得られるビットデータをメモリ入力ビットとしてそれぞれ出力する（Ｓ８２０）。出力された複数のメモリ入力ビットは、選択部３５０が受けた設定に応じてメモリ入力アドレスとして選択され、被試験メモリ１００に供給される（Ｓ８３０）。

以上、本実施の形態に係る試験装置１０によれば、メモリデバイスが高性能化しても変換メモリの必要容量を増大させないようにすることができ、試験装置１０の維持・管理費用を低減できる。また、少量の変換メモリを搭載させることで、従来型の試験装置との互換性を維持できる。更に、変換メモリおよび論理回路の何れを使用するべきかを判断するプログラムによって、アドレス変換は自動的に変換メモリまたは論理回路に設定される。これにより、利用者が試験装置１０内に搭載された変換メモリの記憶容量などを知らなくとも、変換メモリおよび演算モジュールのうち適切なものを使用して、所望のアドレス変換が実現される。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

図１は、試験装置１０の全体構成を示す。 図２は、パターン発生器１２０の機能構成を示す。 図３は、アドレス変換モジュール２２０の機能構成を示す。 図４は、演算モジュール３１０の機能構成を示す。 図５は、アドレス変換モジュール２２０によって物理アドレスがメモリ入力アドレスに変換される具体例を示す。 図６は、制御装置１５０の機能構成を示す。 図７は、物理アドレスからメモリ入力アドレスへのアドレス変換規則を設定する処理のフローチャートを示す。 図８は、被試験メモリ１００を試験する処理のフローチャートを示す。

符号の説明

１０ 試験装置
６０ 記録媒体
１００ 被試験メモリ
１１０ タイミング発生器
１２０ パターン発生器
１３０ 波形整形器
１４０ 論理比較器
１５０ 制御装置
２００ インストラクションメモリ
２１０ シーケンス制御部
２２０ アドレス変換モジュール
２３０ 制御信号発生モジュール
２４０ データ発生モジュール
３００ 選択部
３１０ 演算モジュール
３２０ 変換メモリ
３４０ 選択部
３５０ 選択部
３６０ アドレス供給部
４００ ビット別演算部
４１０ レジスタ
４２０ マスク演算部
４３０ アンドゲート
４４０ 論理演算部
４５０ 排他的論理和ゲート
４６０ 排他的論理和ゲート
６００ 取得部
６１０ 判定部
６２０ 設定部
６３０ 制御部

Claims (7)

1. 被試験メモリを試験する試験装置であって、
   被試験メモリ内部のメモリブロックに供給すべき物理アドレスを発生するアドレス発生部と、
   前記被試験メモリに供給するメモリ入力アドレスの少なくとも一部を構成する複数のメモリ入力ビットのそれぞれに対応して設けられ、前記物理アドレスの少なくとも一部を構成する複数の物理ビットをマスクするか否かを前記物理ビット毎に設定する複数のマスクレジスタと、
   前記複数のメモリ入力ビットのそれぞれに対応して設けられ、前記物理アドレスを当該メモリ入力ビットに対応する前記マスクレジスタの値に応じてそれぞれマスクする複数のマスク演算部と、
   前記複数のメモリ入力ビットのそれぞれに対応して設けられ、前記マスク演算部によるマスク結果に対して予め定められた論理演算を行った結果得られるビットデータを前記メモリ入力ビットとしてそれぞれ出力する複数の論理演算部と、
   前記複数の論理演算部から出力される複数の前記メモリ入力ビットを含む前記メモリ入力アドレスを前記被試験メモリに供給するアドレス供給部と
   を備える試験装置。
2. それぞれの前記論理演算部は、前記複数のマスク演算部が出力するマスク済の複数の前記物理ビットの排他的論理和を算出し、算出した前記排他的論理和に基づく前記ビットデータを前記メモリ入力ビットとして出力する
   請求項１に記載の試験装置。
3. 前記複数のメモリ入力ビットのそれぞれに対応して設けられ、前記論理演算部によって算出される排他的論理和の論理値を反転して前記メモリ入力ビットとして出力するか否かを設定する反転制御レジスタを更に備える請求項２に記載の試験装置。
4. 前記物理アドレスの少なくとも一部のビットからなる被変換アドレスを入力し、当該被変換アドレスに対応付けられたデータを変換先アドレスとして出力する変換メモリと、
   前記変換先アドレスを少なくとも一部のビットに含むアドレス、または、前記複数の論理演算部から出力される複数の前記メモリ入力ビットを含むアドレスのいずれを前記メモリ入力アドレスとして出力するかを選択する選択部と
   を更に備え、
   前記アドレス供給部は、前記選択部が出力する前記メモリ入力アドレスを前記被試験メモリに供給する
   請求項１に記載の試験装置。
5. 前記物理アドレスと前記メモリ入力アドレスとの間の対応付けを取得する取得部と、
   前記複数のマスク演算部および前記複数の論理演算部による論理演算を用いて、前記取得部が取得した前記対応付けにより指定されたアドレス変換を行うことができるか否かを判定する判定部と、
   前記論理演算を用いて前記アドレス変換を行うことができると判断された場合に、前記複数のマスクレジスタを設定し、前記論理演算を用いて前記アドレス変換を行うことができないと判断された場合に、前記変換メモリの内容を設定する設定部と、
   前記論理演算を用いて前記アドレス変換を行うことができると判断された場合に、前記複数の論理演算部から出力される前記複数のメモリ入力ビットを含むアドレスを前記メモリ入力アドレスとして出力するように前記選択部を設定し、前記論理演算を用いて前記アドレス変換を行うことができないと判断された場合に、前記変換先アドレスを少なくとも一部のビットに含むアドレスを前記メモリ入力アドレスとして出力するように前記選択部を設定する制御部と
   を備える請求項４に記載の試験装置。
6. 被試験メモリを試験する試験装置を制御する制御装置用のプログラムであって、
   前記試験装置は、
   被試験メモリ内部のメモリブロックに供給すべき物理アドレスを発生するアドレス発生部と、
   前記被試験メモリに供給するメモリ入力アドレスの少なくとも一部を構成する複数のメモリ入力ビットのそれぞれに対応して設けられ、前記物理アドレスの少なくとも一部を構成する複数の物理ビットをマスクするか否かを前記物理ビット毎に設定する複数のマスクレジスタと、
   前記複数のメモリ入力ビットのそれぞれに対応して設けられ、前記物理アドレスを当該メモリ入力ビットに対応する前記マスクレジスタの値に応じてそれぞれマスクする複数のマスク演算部と、
   前記複数のメモリ入力ビットのそれぞれに対応して設けられ、前記マスク演算部によるマスク結果に対して予め定められた論理演算を行った結果得られるビットデータを前記メモリ入力ビットとしてそれぞれ出力する複数の論理演算部と、
   前記物理アドレスの少なくとも一部のビットからなる被変換アドレスを入力し、当該被変換アドレスに対応付けられたデータを変換先アドレスとして出力する変換メモリと、
   前記変換先アドレスを少なくとも一部のビットに含むアドレス、または、前記複数の論理演算部から出力される複数の前記メモリ入力ビットを含むアドレスのいずれを前記メモリ入力アドレスとして出力するかを選択する選択部と
   前記選択部が出力する前記メモリ入力アドレスを前記被試験メモリに供給するアドレス供給部と
   を備えるものであり、
   当該プログラムは、前記制御装置を、
   前記物理アドレスと前記メモリ入力アドレスとの間の対応付けを取得する取得部と、
   前記複数のマスク演算部および前記複数の論理演算部による論理演算を用いて、前記取得部が取得した前記対応付けにより指定されたアドレス変換を行うことができるか否かを判定する判定部と、
   前記論理演算を用いて前記アドレス変換を行うことができると判断された場合に、前記複数のマスクレジスタを設定し、前記論理演算を用いて前記アドレス変換を行うことができないと判断された場合に、前記変換メモリの内容を設定する設定部と、
   前記論理演算を用いて前記アドレス変換を行うことができると判断された場合に、前記複数の論理演算部から出力される前記複数のメモリ入力ビットを含むアドレスを前記メモリ入力アドレスとして出力するように前記選択部を設定し、前記論理演算を用いて前記アドレス変換を行うことができないと判断された場合に、前記変換先アドレスを少なくとも一部のビットに含むアドレスを前記メモリ入力アドレスとして出力するように前記選択部を設定する制御部と
   して機能させるプログラム。
7. 被試験メモリを試験装置により試験する試験方法であって、
   被試験メモリ内部のメモリブロックに供給すべき物理アドレスを発生するアドレス発生段階と、
   前記被試験メモリに供給するメモリ入力アドレスの少なくとも一部を構成する複数のメモリ入力ビットのそれぞれに対応して、前記物理アドレスの少なくとも一部を構成する複数の物理ビットのそれぞれを、当該メモリ入力ビットに対応するマスクレジスタの値に応じてマスクする複数のマスク演算段階と、
   前記複数のメモリ入力ビットのそれぞれに対応して、前記マスク演算段階によるマスク結果に対して予め定められた論理演算を行った結果得られるビットデータを前記メモリ入力ビットとしてそれぞれ出力する複数の論理演算段階と、
   前記複数の論理演算段階により出力される複数の前記メモリ入力ビットを含む前記メモリ入力アドレスを前記被試験メモリに供給するアドレス供給段階と
   を備える試験方法。
   

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