JPS62637B2 - - Google Patents
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- JPS62637B2 JPS62637B2 JP54102436A JP10243679A JPS62637B2 JP S62637 B2 JPS62637 B2 JP S62637B2 JP 54102436 A JP54102436 A JP 54102436A JP 10243679 A JP10243679 A JP 10243679A JP S62637 B2 JPS62637 B2 JP S62637B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- divided
- character
- parallel
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/02—Storage circuits
Landscapes
- Engineering & Computer Science (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Facsimiles In General (AREA)
Description
【発明の詳細な説明】
本発明は、文字等をドツトに分解し、電話回線
等を用いて低速で伝送し、リフレツシユ・メモリ
等に書き込んでテレビ画面等に表示する際の伝
送・表示に関するもので、文字を表示する際に、
文字として読めるまでの待ち時間が少なく、しか
も文字がなめらかに表示画面に現われることを目
的とする。
等を用いて低速で伝送し、リフレツシユ・メモリ
等に書き込んでテレビ画面等に表示する際の伝
送・表示に関するもので、文字を表示する際に、
文字として読めるまでの待ち時間が少なく、しか
も文字がなめらかに表示画面に現われることを目
的とする。
文字や図形の情報を分割して伝送し、受信した
信号をテレビ画面等に表示する方式としては、第
１図イに示すように、画面の情報をテレビの画面
の走査線方向に、同図におけるH1，H2，H3……
…のように分割し、第１図ロのように伝送信号
S1，S2，S3………として順に伝送し、受信した側
では、第１図ハのように表示情報H1′，H2′，
H3′………として順次にリフレツシユ・メモリに
書き込み表示する方法があるが、伝送する速度が
おそい場合は、一行の文が完了するまで読めない
ために、文字として読めるようになるまでの待ち
時間が長くなる欠点がある。他の方式として、第
２図に示すように、文字の一行のブロツク毎に、
V1，V2，V3………のように垂直方向に画面を分
割し、左端の情報から順に第２図ロに示す伝送信
号S1′，S2′，S3′………として伝送し、受信した側
で第２図ハに示すように左端の情報から順に、表
示信号V1′，V2′，V3′………としてリフレツシ
ユ・メモリに書き込み、組み立てていく方式があ
り、この方式では一文字の書き込みを終了する毎
にすなわち一文字ずつ読むことができ、一行の構
成を16文字とした場合、前記第一の方式にくら
べ、ひとつの文字を読めるまでの待ち時間を1/16
にできる利点がある。しかし、表示メモリへの書
き込み方向と表示する際の読み出し方向とが異な
るために、メモリとしてはアクセス時間が一ドツ
トを表示する時間以下という非常に短いものを用
い、一ドツトずつ書き込まなければならないため
に高価になつてしまう。あるいは低速のメモリを
用い、並列で書き込もうとした場合、垂直水平変
換等を行なわなければならない等周辺回路が複雑
になつたりする等の欠点があつた。
信号をテレビ画面等に表示する方式としては、第
１図イに示すように、画面の情報をテレビの画面
の走査線方向に、同図におけるH1，H2，H3……
…のように分割し、第１図ロのように伝送信号
S1，S2，S3………として順に伝送し、受信した側
では、第１図ハのように表示情報H1′，H2′，
H3′………として順次にリフレツシユ・メモリに
書き込み表示する方法があるが、伝送する速度が
おそい場合は、一行の文が完了するまで読めない
ために、文字として読めるようになるまでの待ち
時間が長くなる欠点がある。他の方式として、第
２図に示すように、文字の一行のブロツク毎に、
V1，V2，V3………のように垂直方向に画面を分
割し、左端の情報から順に第２図ロに示す伝送信
号S1′，S2′，S3′………として伝送し、受信した側
で第２図ハに示すように左端の情報から順に、表
示信号V1′，V2′，V3′………としてリフレツシ
ユ・メモリに書き込み、組み立てていく方式があ
り、この方式では一文字の書き込みを終了する毎
にすなわち一文字ずつ読むことができ、一行の構
成を16文字とした場合、前記第一の方式にくら
べ、ひとつの文字を読めるまでの待ち時間を1/16
にできる利点がある。しかし、表示メモリへの書
き込み方向と表示する際の読み出し方向とが異な
るために、メモリとしてはアクセス時間が一ドツ
トを表示する時間以下という非常に短いものを用
い、一ドツトずつ書き込まなければならないため
に高価になつてしまう。あるいは低速のメモリを
用い、並列で書き込もうとした場合、垂直水平変
換等を行なわなければならない等周辺回路が複雑
になつたりする等の欠点があつた。
本発明は上述のような問題点を解消するために
なされたもので、一文字を構成する水平方向をＮ
等分し、分割した単位毎に垂直方向に伝送あるい
は表示することにより、簡単な構成でありながら
文字が読めるまでの待ち時間が少なくしかもなめ
らかに現われる表示方式を提供するものである。
なされたもので、一文字を構成する水平方向をＮ
等分し、分割した単位毎に垂直方向に伝送あるい
は表示することにより、簡単な構成でありながら
文字が読めるまでの待ち時間が少なくしかもなめ
らかに現われる表示方式を提供するものである。
以下に述べる本発明の一実施例において、伝送
すべきスペースを含む一文字の構成を水平方向16
ドツト、垂直方向18ドツトとし、その水平方向を
４つのブロツク（Ｎ＝４）に分割し、水平方向４
ドツトを一単位として、各ブロツクの垂直方向に
読み出しや書き込みを行なう。さらに具体的に例
示すれば第３図において、イは一文字の構成を表
わし、a1，a2，a3………は、文字を構成するドツ
トを表わし、ロは伝送パターンを示す。第３図に
おいて、水平方向16ドツト、垂直方向18ドツトか
ら成る一文字を水平方向に４つのブロツクに分
け、それぞれをa1，a2………；b1，b2………；
c1，c2………；d1，d2………とする。このように
分割した情報を、分割したブロツク毎に、情報
a1，a2………a72を伝送情報a1′，a2′………a72′と
し、以下同様にb1′，b2′………c1′，c2′………
d1′，d2′………d72として伝送する。表示する場合
は、この逆に４ドツトa1′，a2′，a3′，a4′の信号を
順に受信すると表示情報として、a1，a2，a3，a4
を表示用メモリに書き込み、順次a5，a6………と
書き込んで………d72の情報を書き込んで一文字
を終了する。
すべきスペースを含む一文字の構成を水平方向16
ドツト、垂直方向18ドツトとし、その水平方向を
４つのブロツク（Ｎ＝４）に分割し、水平方向４
ドツトを一単位として、各ブロツクの垂直方向に
読み出しや書き込みを行なう。さらに具体的に例
示すれば第３図において、イは一文字の構成を表
わし、a1，a2，a3………は、文字を構成するドツ
トを表わし、ロは伝送パターンを示す。第３図に
おいて、水平方向16ドツト、垂直方向18ドツトか
ら成る一文字を水平方向に４つのブロツクに分
け、それぞれをa1，a2………；b1，b2………；
c1，c2………；d1，d2………とする。このように
分割した情報を、分割したブロツク毎に、情報
a1，a2………a72を伝送情報a1′，a2′………a72′と
し、以下同様にb1′，b2′………c1′，c2′………
d1′，d2′………d72として伝送する。表示する場合
は、この逆に４ドツトa1′，a2′，a3′，a4′の信号を
順に受信すると表示情報として、a1，a2，a3，a4
を表示用メモリに書き込み、順次a5，a6………と
書き込んで………d72の情報を書き込んで一文字
を終了する。
１行16文字、８行からなる一画面の表示メモリ
の例を第４図に、本発明を実現する一実施例の構
成を第５図に示す。また第６図は要部の波形を示
すいわゆるタイミングチヤートである。第４図の
表示メモリの大きさは、いま１文字が水平方向16
ドツト、垂直方向18ドツトであつたから、横方向
には16×16＝256ドツト分必要である。また１行
（l1，………l8）のそれぞれは垂直方向に１文字分
18ドツトと上下それぞれ行間SPとして３ドツト
ずつとから構成されているので垂直方向（18＋３
×２）×８＝192ドツト分となる。
の例を第４図に、本発明を実現する一実施例の構
成を第５図に示す。また第６図は要部の波形を示
すいわゆるタイミングチヤートである。第４図の
表示メモリの大きさは、いま１文字が水平方向16
ドツト、垂直方向18ドツトであつたから、横方向
には16×16＝256ドツト分必要である。また１行
（l1，………l8）のそれぞれは垂直方向に１文字分
18ドツトと上下それぞれ行間SPとして３ドツト
ずつとから構成されているので垂直方向（18＋３
×２）×８＝192ドツト分となる。
次に第５図において、１は受信データｂの入力
端子、２は受信クロツクａの入力端子である。３
はシリアルに入力される受信データｂを、前記受
信クロツクａの制御で１クロツクずつ遅延した信
号を順に出力ｃ，ｄ，ｅ，ｆとしてパラレル出力
に変換するシリアル・パラレル変換レジスタであ
る。４は受信クロツクｂを入力し、書き込み信号
ｉを出力する書き込み信号発生部、５は前記受信
クロツクｂを入力し書き込みアドレスｈを発生す
る書き込みアドレス発生部である。６は表示用読
み出しクロツクが印加される入力端子、７はこの
表示用読み出しクロツクを入力して表示用読み出
しアドレスｇを発生する表示用アドレス発生部で
ある。８は前記書き込みアドレスｈと表示用読み
出しアドレスｇから書き込み信号ｉの制御で出力
ｊとして複合アドレスの状態をつくるアドレス切
換部である。９，１０，１１，１２は４分割され
た表示用メモリで、それぞれ前記シリアル・パラ
レル変換レジスタ３の出力がひとつずつ入力さ
れ、また書き込み信号ｉ、アドレス切換部８のア
ドレス出力ｊが共通に入力される。この表示用メ
モリ９，１０，１１，１２の各出力および表示用
読み出しクロツクは１３のパラレル・シリアル変
換レジスタに入力され、シリアル出力が表示デー
タ出力部１４に表わされる。
端子、２は受信クロツクａの入力端子である。３
はシリアルに入力される受信データｂを、前記受
信クロツクａの制御で１クロツクずつ遅延した信
号を順に出力ｃ，ｄ，ｅ，ｆとしてパラレル出力
に変換するシリアル・パラレル変換レジスタであ
る。４は受信クロツクｂを入力し、書き込み信号
ｉを出力する書き込み信号発生部、５は前記受信
クロツクｂを入力し書き込みアドレスｈを発生す
る書き込みアドレス発生部である。６は表示用読
み出しクロツクが印加される入力端子、７はこの
表示用読み出しクロツクを入力して表示用読み出
しアドレスｇを発生する表示用アドレス発生部で
ある。８は前記書き込みアドレスｈと表示用読み
出しアドレスｇから書き込み信号ｉの制御で出力
ｊとして複合アドレスの状態をつくるアドレス切
換部である。９，１０，１１，１２は４分割され
た表示用メモリで、それぞれ前記シリアル・パラ
レル変換レジスタ３の出力がひとつずつ入力さ
れ、また書き込み信号ｉ、アドレス切換部８のア
ドレス出力ｊが共通に入力される。この表示用メ
モリ９，１０，１１，１２の各出力および表示用
読み出しクロツクは１３のパラレル・シリアル変
換レジスタに入力され、シリアル出力が表示デー
タ出力部１４に表わされる。
動作を説明すると、入力端子１から入力された
受信データｂは、パラレル・シリアル変換レジス
タ３において、受信クロツクａの制御で１クロツ
クずつ遅延させ、並列出力ｃ，ｄ，ｅ，ｆを得
る。いま受信データｂの４ビツトがシリアルに
１、０、０、１と入力されたとすると、第６図に
示すように並列出力は順に遅延された形であつて
時刻Ｔのタイミング（後述する書き込みタイミン
グ）では並列の１、０、０、１となつている。一
方表示用メモリ９〜１２には、通常は表示用アド
レス発生部７の出力である表示用読み出しアドレ
スｇが、アドレス切換部８を介して印加されてお
り、メモリ内容が読み出されてパラレル・シリア
ル変換レジスタ１３を介して表示される状態にあ
る。ここで時刻Ｔにおいて、受信クロツクａを用
いて書き込み信号発生部４から書き込み信号ｉを
発生し、そのローレベルの期間に、アドレス切換
部８を制御して表示用読み出しアドレスｇから書
き込みアドレスｈに切り換える。したがつて時刻
Ｔ（書き込みタイミング）で前記データの並列出
力ｃ，ｄ，ｅ，ｆが表示用メモリ９〜１２のそれ
ぞれに書き込まれる。なお第６図のＡR，ＡWはそ
れぞれ読み出しアドレスの状態、書き込みアドレ
スの状態を示すからアドレス切換部８の出力ｊの
状態は図示のように複合されたものとなる。この
書き込みタイミング以外は上述のように表示用メ
モリ９〜１２は読み出しの状態にあり、表示用読
み出しクロツクの制御で順次シリアル信号に変換
されて表示される。
受信データｂは、パラレル・シリアル変換レジス
タ３において、受信クロツクａの制御で１クロツ
クずつ遅延させ、並列出力ｃ，ｄ，ｅ，ｆを得
る。いま受信データｂの４ビツトがシリアルに
１、０、０、１と入力されたとすると、第６図に
示すように並列出力は順に遅延された形であつて
時刻Ｔのタイミング（後述する書き込みタイミン
グ）では並列の１、０、０、１となつている。一
方表示用メモリ９〜１２には、通常は表示用アド
レス発生部７の出力である表示用読み出しアドレ
スｇが、アドレス切換部８を介して印加されてお
り、メモリ内容が読み出されてパラレル・シリア
ル変換レジスタ１３を介して表示される状態にあ
る。ここで時刻Ｔにおいて、受信クロツクａを用
いて書き込み信号発生部４から書き込み信号ｉを
発生し、そのローレベルの期間に、アドレス切換
部８を制御して表示用読み出しアドレスｇから書
き込みアドレスｈに切り換える。したがつて時刻
Ｔ（書き込みタイミング）で前記データの並列出
力ｃ，ｄ，ｅ，ｆが表示用メモリ９〜１２のそれ
ぞれに書き込まれる。なお第６図のＡR，ＡWはそ
れぞれ読み出しアドレスの状態、書き込みアドレ
スの状態を示すからアドレス切換部８の出力ｊの
状態は図示のように複合されたものとなる。この
書き込みタイミング以外は上述のように表示用メ
モリ９〜１２は読み出しの状態にあり、表示用読
み出しクロツクの制御で順次シリアル信号に変換
されて表示される。
第７図は上記実施例の伝送・表示における効果
を説明するためのもので、受信データが到来する
速度すなわち伝送速度を2400ビツト／secとした
場合、並列にされた１単位４ビツトの並列データ
は、１秒間に600単位ずつ表示メモリに書き込ま
れることになる。表示が60フイールド／secで行
なわれている時は、第７図中に示すようにa1，
a2，a3………のように10単位ずつが表示メモリに
書き込まれ、表示にあたつては８フイールド目で
最初の一文字分が表われる。以下15フイールド目
で次の一文字が表われる、というように、前述し
た従来例の第２の方式に似た表示形態となる。す
なわち文字としての状報が読みとれるまでの待ち
時間としては、この従来例の第２方式とほとんど
同じである。しかしながら本実施例では第７図の
ように表示されるので画面上への文字の現われ方
がなめらかであり視覚的にはより自然な感じを与
えるという特徴がある。
を説明するためのもので、受信データが到来する
速度すなわち伝送速度を2400ビツト／secとした
場合、並列にされた１単位４ビツトの並列データ
は、１秒間に600単位ずつ表示メモリに書き込ま
れることになる。表示が60フイールド／secで行
なわれている時は、第７図中に示すようにa1，
a2，a3………のように10単位ずつが表示メモリに
書き込まれ、表示にあたつては８フイールド目で
最初の一文字分が表われる。以下15フイールド目
で次の一文字が表われる、というように、前述し
た従来例の第２の方式に似た表示形態となる。す
なわち文字としての状報が読みとれるまでの待ち
時間としては、この従来例の第２方式とほとんど
同じである。しかしながら本実施例では第７図の
ように表示されるので画面上への文字の現われ方
がなめらかであり視覚的にはより自然な感じを与
えるという特徴がある。
また本実施例では、並列処理であるためメモリ
のアクセス時間に余裕があるという大きな利点を
有している。例えば表示用クロツクを5.73MHz
とすれば、１ドツトの表示に要する時間は約
180nsであり、従来例の第２方式ではメモリのア
クセス時間を180ns以下、実際には150ns程の非
常に高速にする必要があつた。しかし本実施例で
は直並列変換により４ビツト並列で処理を行なう
ため、720nsごとに表示、書き込みを行なえばよ
く、低速のメモリで十分に構成することが可能で
ある。さらに第４図に示した容量の表示メモリを
実現するには16Kメモリを４個用いればよく、ア
クセス速度、容量に関して十分安価にかつ簡素に
構成することができる。
のアクセス時間に余裕があるという大きな利点を
有している。例えば表示用クロツクを5.73MHz
とすれば、１ドツトの表示に要する時間は約
180nsであり、従来例の第２方式ではメモリのア
クセス時間を180ns以下、実際には150ns程の非
常に高速にする必要があつた。しかし本実施例で
は直並列変換により４ビツト並列で処理を行なう
ため、720nsごとに表示、書き込みを行なえばよ
く、低速のメモリで十分に構成することが可能で
ある。さらに第４図に示した容量の表示メモリを
実現するには16Kメモリを４個用いればよく、ア
クセス速度、容量に関して十分安価にかつ簡素に
構成することができる。
なお以上の実施例では、一文字が水平方向16ド
ツト、垂直方向18ドツトの構成に対し４分割する
場合について説明したが、他のドツト構成、また
は他の分割数のものについても全く同様に実現で
きることは言うまでもない。
ツト、垂直方向18ドツトの構成に対し４分割する
場合について説明したが、他のドツト構成、また
は他の分割数のものについても全く同様に実現で
きることは言うまでもない。
以上のように本発明によれば、低速で伝送され
る信号を表示するにあたり、文字として読みとれ
るまでの待ち時間が短く、文字が一文字ずつかつ
なめらかに現われ、視覚的にも自然な表示とする
ことができ、また低速かつ小容量のメモリを用い
て簡素な構成で実現することが可能な優れた文字
逐次伝送表示方式を提供することができる。
る信号を表示するにあたり、文字として読みとれ
るまでの待ち時間が短く、文字が一文字ずつかつ
なめらかに現われ、視覚的にも自然な表示とする
ことができ、また低速かつ小容量のメモリを用い
て簡素な構成で実現することが可能な優れた文字
逐次伝送表示方式を提供することができる。
第１図、第２図は従来の２つの伝送表示方式を
説明するための模式図、第３図は本発明の一実施
例に用いた一文字の構成と伝送状態を示す模式
図、第４図は表示メモリの構成図、第５図は本発
明を実現させるための一実施例構成図、第６図は
要部波形図、第７図は一行の表示状態を説明する
ための模式図である。 １，２……入力端子、３……シリアル・パラレ
ル変換レジスタ、４……書き込み信号発生部、５
……書き込みアドレス発生部、６……入力端子、
７……表示用アドレス発生部、８……アドレス切
換部、９，１０，１１，１２……表示用メモリ、
１３……パラレル・シリアル変換レジスタ、１４
……表示データ出力部。
説明するための模式図、第３図は本発明の一実施
例に用いた一文字の構成と伝送状態を示す模式
図、第４図は表示メモリの構成図、第５図は本発
明を実現させるための一実施例構成図、第６図は
要部波形図、第７図は一行の表示状態を説明する
ための模式図である。 １，２……入力端子、３……シリアル・パラレ
ル変換レジスタ、４……書き込み信号発生部、５
……書き込みアドレス発生部、６……入力端子、
７……表示用アドレス発生部、８……アドレス切
換部、９，１０，１１，１２……表示用メモリ、
１３……パラレル・シリアル変換レジスタ、１４
……表示データ出力部。
Claims (1)
- １ 文字や画像を電話回線等の低速の伝送路を用
いて伝送し表示する方式において、一文字の大き
さを構成する一文字区画内の情報を水平方向にＮ
等分してＮ個の分割ブロツクとなし、情報の一単
位ごとにパラレル・シリアル変換して伝送するに
あたり、第１の分割ブロツク内で最初から一単位
ずつ垂直方向に伝送し、第１ブロツクの終了後第
２の分割ブロツク………第Ｎの分割ブロツクと順
次伝送し、一方この伝送信号を受信して上記の分
割ブロツクとその内部の伝送方向と同方向に順次
表示信号をとり出し表示することを特徴とする文
字逐次伝送表示方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10243679A JPS5625879A (en) | 1979-08-10 | 1979-08-10 | Character sequential transmission and display system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10243679A JPS5625879A (en) | 1979-08-10 | 1979-08-10 | Character sequential transmission and display system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5625879A JPS5625879A (en) | 1981-03-12 |
| JPS62637B2 true JPS62637B2 (ja) | 1987-01-08 |
Family
ID=14327408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10243679A Granted JPS5625879A (en) | 1979-08-10 | 1979-08-10 | Character sequential transmission and display system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5625879A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2569016B2 (ja) * | 1986-09-01 | 1997-01-08 | 株式会社日立製作所 | 誘導機の制御装置 |
-
1979
- 1979-08-10 JP JP10243679A patent/JPS5625879A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5625879A (en) | 1981-03-12 |
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