JPH0469920B2

JPH0469920B2 -

Info

Publication number: JPH0469920B2
Application number: JP60054140A
Authority: JP
Inventors: Kazumi Kubota; Atsushi Masuko; Takashi Tsunehiro; Norio Tanaka; Susumu Onodera
Original assignee: Hitachi Image Information Systems Inc; Hitachi Ltd
Current assignee: Hitachi Image Information Systems Inc; Hitachi Ltd
Priority date: 1985-03-20
Filing date: 1985-03-20
Publication date: 1992-11-09
Also published as: JPS61213890A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、同一画面上に文字、図形を同時に混
在して表示するようにした文字、図形表示装置に
係わり、特に、表示部の一画面分のフオントパタ
ーンを予じめ記憶し、これを読み出して表示部で
文字、図形を表示するようにした、いわゆるビツ
トマツプ方式の表示装置に関する。

〔発明の背景〕

文字、図形を混在して表示する装置として、従
来、ビツトマツプ方式を用いたものが知られてい
る。これは、表示部の一画面に同時に表示すべき
文字、図形を表わすビツトパターン（すなわち、
フオントパターン）を記憶可能なビツトマツプメ
モリを用い、種々の文字、図形の各々に対応した
フオントメモリから表示部の一画面に表示すべき
全ての文字、図形に対応したフオントパターンを
読み取り、これらを全てビツトマツプメモリに書
き込み、このビツトマツプメモリから書き込まれ
たフオントパターンを読み出して表示部に供給す
るようにしたものである。

ここで、フオントパターンは、表示部での画素
を表わすビツトのパターンであつて、表示部の水
平走査方向を水平方向、垂直走査方向を垂直方向
とすると、フオントパターンを表示部に供給する
と、水平方向にｍ個、垂直方向にｎ個のドツトが
配列されたパターンが生ずる。水平方向に配列さ
れたｍ個のドツトのパターンに対応するフオント
パターンのｍ個のビツトパターンをワードとい
い、したがつて、フオントパターンはｎ個のワー
ドからなる。

ドツトマツプメモリは、フオントパターンをワ
ード単位で記憶する。すなわち、１ワードが１つ
のアドレスに記憶される。ビツトマツプメモリの
アドレスは表示部の表示位置に一対一に対応して
いる。

以下、表示部の表示位置とビツトマツプメモリ
のアドレスの関係を第７図によつてさらに詳細に
説明する。なお、同図において、１は表示部、２
はビツトマツプメモリの各アドレスを表わしてい
る。

表示部１は、表示面を左側から右側へＸ方向に
水平走査し、上側から下側Ｙ方向に垂直走査し、
左上隅から右下隅へ一画面の走査を行なう。この
走査を行なう画面を垂直方向に水平走査線毎に区
分し、さらに、水平方向に均等に区分し、このよ
うにして区分された１つの区分領域をビツトマツ
プメモリ２の１つのアドレスに対応させる。い
ま、画面上の有効水平走査線を512、水平方向の
区分数を64とすると、ビツトマツプメモリ２に
は、512×64＝32768個のアドレスが設けられる。
これらのアドレスは表示部１の水平走査に沿つて
殿地が設定されている。ビツトマツプメモリ２の
０番地，１番地，２番地，……，63番地のアドレ
スは、画面上の最上位の水平走査線に沿う左側か
ら右側への順次の区分領域に対応し、64番地，65
番地，66番地，……，127番地のアドレスは、画
面上の上から２番目の水平走査線に沿う左側から
右側への順次の区分領域に対応する。こようにし
て、図示するように、ビツトマツプメモリ２の水
平方向に配列された64個のアドレスは、画面上の
対応する水平走査線の左側から右側への順次の区
分領域に対応している。

かかるビツトマツプメモリ２の各アドレスに
は、フオントパターンの１ワードが記憶される。
いま、先のｍ，ｎを夫々８として１ワードを８個
のビツトのパターンとし、フオントパターンが８
ワードからなるものとすると、ビツトマツプメモ
リ２においては、１アドレスに８個のビツトが記
憶され、垂直方向に連なる８アドレスで１フオン
トパターンが記憶される。ここで、１つのワード
のビツトパターン（以下、ワードパターンとい
う）がビツトマツプメモリ２に記憶される。この
ワードパターンに対するドツトパターンの画面上
での表示位置は、先に説明したように、このワー
ドパターンが記憶されるアドレスによつて一意的
に決まるが、さらに、このワードパターンの各ビ
ツトに対する各ドツトの画面上での表示位置も、
このワードパターンが記憶されるアドレス内での
ビツトの順序によつて一意的に決まる。

そこで、いま、画面の左上隅に文字「Ａ」を表
示する場合には、この文字に対するフオントパタ
ーンのワードパターンが上から順に、ビツトマツ
プメモリ２の０番地，64番地，128番地，192番
地，256番地，320番地，384番地，448番地に記憶
されることになる。

ビツトマツプメモリ２からのフオントパターン
の読み出しは、０番地，１番地，２番地，……の
順に表示部１の水平走査に同期して行なわれる。
これにより、ビツトマツプメモリ２の全体に書き
込まれている全体のパターンが、そのままドツト
パターンとして画面上に表示され、文字、図形が
表示されるのである。

かかる数値例によると、画面上では、１行64文
字、図形で、64行の文字、図形列を表示可能であ
る。このとき、画面上で表示される文字、図形に
対するフオントパターンのビツトマツプメモリ２
でのアドレスは一意的に決まる。したがつて、画
面上で表示される文字、図形の１つを他の文字、
図形で置換する場合、その文字、図形の表示位置
に対応したビツトマツプメモリ２のアドレスを指
定し、そこに新たな文字、図形のフオントパター
ンを書き込むようにすればよい。また、画面上の
所定の表示位置に新たな文字、図形を追加表示す
る場合、画面上の所定範囲にわたつて複数の文
字、図形を新たな文字、図形で置換したり、追加
表示する場合などにおいても同様である。

このことから、かかるビツトマツプ方式による
文字、図形表示装置は、画面上での一部修正、文
字、図形の追加表示が容易で、しかも、迅速に行
なうことができるという利点がある。

ところで、かかる文字、図形表示装置におい
て、文字、図形は所望とする任意の位置で表示さ
れる得ることが必要であり、それらの表示の仕方
によつては、ワードパターンが水平方向に隣り合
う２つのアドレスにまたがる場合もある。第８図
は文字「Ａ」に対するフオントパターンがこのよ
うにフオントマツプメモリ２に書き込まれた場合
を示し、ラインｌが水平方向に隣り合うアドレス
の境界を示すワードが境界を表わし、A_lはこのワ
ード境界ｌに対して左側のアドレスを、A_rは同
じく右側のアドレスを表わしている。

第８図に示すように、文字「Ａ」に対する枠で
囲んだフオントパターンＦの左側の部分はワード
境界ｌに対して左側のアドレスA_lの右側の部分
に、また、このフオントパターンＦの右側の部分
は、このワード境界ｌに対して右側のアドレスA_l
の左側の部分に書き込まれなければならない。し
かしながら、ビツトマツプメモリでは、フオント
パターンＦがワード単位で記憶されるから、ワー
ド境界ｌにまたがつて記憶すべきフオントパター
ンＦに対しては、このフオントパターンＦをワー
ド境界ｌに対して左側となる部分と右側となる部
分とに分割し、夫々を第８図に示すように別々の
アドレスに書き込む必要がある。

このように、フオントパターンＦをビツトマツ
プメモリに書き込む一方法が特開昭58−111169号
公報に開示されている。この方法は、フオントの
回転を用いるものであつて、第８図で文字「Ａ」
のフオントパターンＦの矢印で示すワードパター
ンについて説明すると、第９図ａに示すこのワー
ドパターンのワード境界ｌに対応する部分よりも
左側の部分が右側に寄つたワードW_lを形成し
（第９図ｂ）、これをビツトマツプメモリのアドレ
スA_lに書き込み（第８図）、次に、第９図ａに示
すワードパターンのワード境界ｌに対応する部分
よりも右側の部分が左側に寄つたワードW_rを形
成し（第９図ｌ）、これを隣りのアドレスA_rに書
き込む（第８図）。このような操作をフオントパ
ターンＦの各ワードに対して行なうことにより、
第８図に示したように、このフオントパターンＦ
をワード境界ｌをまたいでビツトマツプメモリに
書き込むことができる。かかる操作がフオントの
回転操作である。

ところで、このように、ワード境界ｌをまたい
でフオントパターンを書き込むに際し、このフオ
ントパターンが、たとえば、これまで表示されて
いたある文字または図形に対するフオントパター
ンの代つてビツトマツプメモリに書き込まれるも
のとすると、第８図に示すフオントパターンの左
側部分を書き込むべきアドレスA_lの左側部分やア
ドレスA_rの右側部分に既に他のフオントパター
ンの一部が書き込まれている場合があり、これら
のフオントパターンは、フオントパターンＦの書
き込みに影響されてはならない。しかし、第９図
で説明したように、ワードW_lをそのままアドレ
スA_lに書き込むと、アドレスA_lの左側部分に書き
込まれている他のフオントパターンは消されてし
まい、また、ワードW_rをそのままアドレスA_rに
書き込むと、アドレスA_rの右側部分に書き込ま
れている他のフオントパターンも消されてしま
う。

先の特開昭58−111169号公報に開示される方法
は、さらに、ビツトマスク回路を設けてこの問題
を解決している。

以下、第１０図により、ビツトマスク回路の作
用について説明する。

ビツトマスク回路は、ビツト単位でワードパタ
ーンをマスクするものである。いま、第８図に示
したフオントパターンＦの矢印で示すワードパタ
ーンを例とすると、このワードパターンをフオン
ト回転すると、第９図に示したように、ワード
W_l，W_rが形成される。この場合、ワードW_lの右
側３ビツトがフオントパターンＦに対するビツト
であり、また、ワードW_rの左側５ビツトがフオ
ントワードＦのビツトである。

そこで、まず、ワードW_lをビツトマツプメモ
リのアドレスA_lに書き込む場合には、第１０図ａ
に示すように、ワードW_lの左側５ビツトをビツ
トマスクＭでマスキングし、その右側３ビツトの
みをアドレスA_lに書き込む。この結果、アドレス
A_lの左側５ビツト分には書き込みが行なわれな
い。次に、ワードW_rをアドレスA_rに書き込む場
合には、第１０図ｌに示すように、ワードW_rの
右側３ビツトをビツトマスクＭでマスキングし、
その左側５ビツトのみをアドレスA_rに書き込む。
この結果、アドレスA_rの右側３ビツト分には書
き込みが行なわれない。

ビツトマスクＭのハツチングした部分がマスキ
ングされる部分であり、ビツトマスク回路はかか
る作用をなすものである。

したがつて、第１０図ｃに示すように、アドレ
スA_lの左側部分の枠内に文字「Ｂ」に対する部分
フオントパターンF₁が、また、アドレスA_rの右
側部分の枠内に文字「Ｃ」に対する部分フオント
パターンF₂が書き込まれ、これら部分フオント
パターンF₁，F₂間に文字「Ａ」に対するフオン
トパターンＦを書き込むとき、部分フオントパタ
ーンF₁，F₂は何ら影響されることはない。

このように、新たに書き込むべきフオントパタ
ーンがワード境界をまたがり、そのワードパター
ンが隣り合う２つのアドレスに書き込まれる場
合、フオント回転とビツトマスク回路が使用され
る。次に、ワード境界を横切つてビツトマツプメ
モリに書き込むべきフオントパターン全体の書き
込み手順を第１１図によつて説明する。

ビツトマツプメモリに所望のフオントパターン
を所定のアドレスに書き込む場合、ビツトマツプ
メモリでは、第７図に示すように表示部１の画面
上の位置を対応づけられたアドレスを０番地，１
番地，２番地，……の順に、表示部１の水平走査
と対応づけて指定され、この指定されたアドレス
と書き込むべきワードの書き込みアドレスとが一
致したときに、このワードの書き込みが行なわれ
る。

そこで、第１１図において、まず、各種の文
字、図形に対するフオントパターンを格納したフ
オントメモリからビツトマツプメモリに書き込む
べき所望のフオントパターンを読み出し（ステツ
プ１）このフオントパターンの各ワード毎に、第
９図で説明したように、フオント回転操作を行な
う（ステツプ２）。これによつて形成される各ワ
ードに対して、ビツトマツプメモリでのアドレス
が決まつている。

次に、番地が最も小さいアドレスに書き込まれ
るべきワードの上記フオントパターンのビツトを
含まない左側部分をビツトマスクし（ステツプ
３）、このマスクされたワードを指定されたアド
レスに書き込む（ステツプ４）。この書き込みが
完了すると、直ちに次に小さい番地のアドレスに
書き込まれるべきワードの上記フオントパターン
のビツトを含まない右側部分をビツトマスクし
（ステツプ５）、次のアドレスにこのマスクされた
ワードを書き込む（ステツプ６）。

かかる操作により、上記フオントパターンの最
初のワードが、ビツトマツプメモリの隣り合う所
定の２つのアドレスに書き込まれる。

上記フオントパターンの最初のワードのビツト
マツプメモリへの書き込みが完了すると、直ちに
このフオントパターンの２番目のワードに対し、
同様の操作が行なわれてビツトマツプメモリに書
き込まれる。このようにして、上記フオントパタ
ーンの各ワード毎にステツプ３〜ステツプ６の操
作が行なわれ、このフオントパターンがビツトマ
ツプメモリにワード境界ｌをまたいで書き込まれ
る。

ところが、かかるフオントパターンの書き込み
によると、書き込みべきフオントパターンのワー
ド数だけステツプ３〜ステツプ６の操作が繰り返
えされることになるが、この場合、ビツトマスク
回路は、ワード境界ｌの左側のアドレスにワード
を書き込むためのマスキング状態からワード境界
ｌの右側のアドレスにワードを書き込むためのマ
スキングの状態に変わるためには（すなわち、ス
テツプ４からステツプ５に移行するためには）、
また、これとは逆方向にマスキング状態が変わる
ためには（すなわち、ステツプ６からステツプ３
に移行するためには）、ある程度の時間を要する。

このために、かかる従来技術は、ビツトマツプ
メモリに上記のように書き込むべきフオントパタ
ーンのワード数をｋとすると、このフオントパタ
ーンをビツトマツプメモリに書き込むに際して
は、ビツトマスク回路のマスキング状態の設定が
2k回行なわれ、また、ビツトマツプメモリへの
ワードの書き込みが2k回行なわれるから、１つ
のフオントパターンのビツトマツプメモリへの書
き込みには、2k＋2k＝4k回の操作が行なわれる
ことになり、この結果、このフオントパターンの
ビツトマツプメモリへの書き込み時間が長くなる
という問題があつた。

このことは、たとえば、表示部で表示される文
章の一部（たとえば、語句など）のように、複数
の文字が横方向に連続して配列された部分を修正
するときには、夫々文字に対するフオントパター
ン毎に、およびフオントパターン間毎に上記のマ
スキング状態の変更が行なわれ、これらの書き込
みに非常に長い時間を要することになる。

〔発明の目的〕

本発明の目的は、上記従来技術の問題点を解消
し、ビツトマツプメモリのワード境界をまたいで
書き込まれるフオントパターンの書き込み時間を
大幅に低減することができるようにした文字、図
形表示装置を提供するにある。

〔発明の概要〕

この目的を達成するために、本発明は、フオン
トパターンを書き込む際のビツトマツプメモリの
アドレスの指定順序を、表示部の水平走査に準じ
た水平方向に対して垂直な方向とし、ワード境界
の左側のワードを書き込むべき全てのアドレスへ
順次ワードを書き込み、しかる後、ワード境界の
右側のワードを書き込むべき全てのアドレスへ順
次ワードを書き込むようにし、１つのフオントパ
ターン当りのビツトマスク回路のマスキング状態
の設定回数を大幅に低減することを可能にした点
に特徴がある。

〔発明の実施例〕

以下、本発明の実施例を図面によつて説明す
る。

第１図は本発明による文字、図形表示装置の一
実施例を示すブロツク図であつて、１は表示部、
２はビツトマツプメモリ、３は中央処理装置、４
はクロツク信号発生回路、５はフオントメモリ、
６はビツトマスク回路、７はアドレス変換回路、
８はセレクタ、９はクロツク発生回路、１０は表
示制御回路、１１はラツチ回路、１２は並列／直
列変換回路、１３は表示部駆動回路、１４はデー
タバス、１５はアドレスバス、１６は書込データ
バス、１７はコントロールバス、１８は読取デー
タバス、１９は読取アドレスバスである。

同図において、中央処理装置（CPU）３はク
ロツク信号発生回路４からのクロツク信号のもと
に動作し、アドレスバス１５を介してフオントメ
モリ５に所定のアドレス信号を送る。フオントメ
モリ５には、種々の文字、図形に対するフオント
パターンが格納されており、アドレスバス１５を
通して供給されるアドレス信号で指定されるフオ
ントパターンがこのフオントメモリ５から読み出
され、データバス１４を介して中央処理装置３に
供給される。中央処理装置３は、このフオントパ
ターンを処理し、書込データバス１６を介してビ
ツトマスク回路６に送り、同時に、コントロール
バス１７を介してビツトマスク回路６に制御信号
を送る。

ここで、中央処理装置３は、データバス１４か
らのフオントパターンがビツトマツプメモリ２内
のワード境界をまたがないで書き込まれるもので
あるときには、このフオントパターンをそのまま
ワード毎にビツトマスク回路６に送る。この場
合、ビツトマスク回路６はコントロールバス１７
からの制御信号によつてマスキング動作を行なわ
ず、このために、各ワードは全ビツトがビツトマ
スク回路６を通過してビツトマツプメモリ２に供
給される。この実施例では、ワードパターンを８
ビツトの並列パターンとしている。

データバス１４からのフオントパターンが、第
８図に示すように、ビツトマツプメモリ２内のワ
ード境界ｌをまたがつて書き込まれるものである
ときには、中央処理装置３は、このフオントパタ
ーンに対して各ワード毎に第９図で説明したよう
なフオント回転処理を行ない、これによつて生成
されたワードを順次ビツトマスク回路６に送る。
このとき、ビツトマスク回路６はコントロールバ
ス１７から制御信号によつて後述するマスキング
動作を行ない、これによつて各ワードはマスキン
グされてビツトマツプメモリ２に供給される。

一方、中央処理装置３からアドレスバス１５を
介してビツトマツプメモリ２の書込アドレス信号
が出力され、アドレス変換回路７で後述するよう
に変換された後、セレクタ８を介してビツトマツ
プメモリ２に供給される。したがつて、ビツトマ
ツプメモリ２では、ビツトマスク回路６からの各
ワードがセレクタ８からの書込アドレス信号によ
つて指定されるアドレスに書き込まれる。

次に、ビツトマツプメモリ２からデータを読み
出す場合には、クロツク信号発生回路９からのク
ロツク信号のもとに表示制御回路１０が動作し、
セレクタ８を切換えるとともに、読取アドレス信
号を発生する。この読取アドレス信号は、読取ア
ドレスバス１９を介し、セレクタ８で選択されて
ビツトマツプメモリ２に供給される。

表示制御回路１０は、また、表示部駆動回路１
３に同期信号S_cを送つており、これにより、第７
図で説明したように、表示部１は水平および垂直
走査を行なう。

ビツトマツプメモリ２では、第７図で説明した
のと同様に、表示部１の水平走査に準じて各アド
レスの番地が設定されており、セレクタ８からの
読取アドレス信号により、表示部１の走査に同期
して０番地，１番地，２番地，……の順にワード
が読み取られる。ラツチ回路１１は、表示制御回
路１０から供給されるラツチパルスR_aにより、
ビツトマツプメモリ２から読取データバス１８を
介して供給されるワード毎にラツチする。ラツチ
回路１１でラツチされたワードは並列／直列変換
回路（Ｐ／Ｓ）１２に供給され、表示制御回路１
０から供給されるドツトクロツク信号C_dにより、
並列ビツトパターンから直列ビツトパターンに変
換され、表示部駆動回路１３を介して表示部１に
供給される。表示部１の画面上には、各ワードの
ビツトパターンに応じたドツトパターンが表示さ
れ、これによつて所望の文字、図形が表示され
る。

さて、次に、この実施例の特徴をなすビツトマ
ツプメモリ２へのフオントパターンの書込み動作
について説明する。

ビツトマツプメモリ２の各アドレスの番地は、
書込み時と読取り時とで異なる。読取り時では、
表示部１の走査の方向に準じてアドレスの読み取
り順序が決まるから、第７図と同様に、水平方向
の並びの順序で左上隅から０，１，２，３，……
とアドレスの番地が設定され、下方に配置される
アドレスほど番地が大きくなる。これに対して、
書込み時では、第２図に示すように、垂直方向の
並びの順序で左上隅から０，１，２，３，……と
アドレスの番地が設定され、右方に配置されるア
ドレスほど番地が大きくなる。

かかるビツトマツプメモリ２の所定のアドレス
を指定する場合には、上記夫々の番地で直接アド
レスが指定されるのではなく、このアドレスが水
平方向何列目で垂直方向に何行目であるかという
ことで指定される。そこで、第２図の場合、アド
レスは水平方向に64列、垂直方向に512行のマト
リツクス状に配列されてるから、水平方向の列は
６ビツトのデイジタル値（これを、以下、列番地
という）で表わすことができ、また、垂直方向の
行は９ビツトのデイジタル値（これを、以下、行
番地という）で表わすことができる。

ところで、かかる列番地、行番地を設定した場
合、６ビツトの列番地を上位ビツトとし、９ビツ
トの行番地を下位ビツトとして結合し、15ビツト
のデイジタル値を形成すると、このデイジタル値
は第２図に示した書込み時のアドレスの番地に一
致する。たとえば、列番地を10進数で２、行番地
を10進数で７とすると、10進数の２は６ビツトの
２進数で（０，１，０，０，０，０）であり、10
進数の７は９ビツトの２進数で（１，１，１，
０，０，０，０，０，０）であるから、これらを
上記のように結合すると、（１，１，１，０，０，０，０，０，０，０，
１，０，０，０，０）となり、これは10進数で
1031である。これは列番地が２で行番地が７のア
ドレスの番地1031に一致する。

これとは逆に、９ビツトの行番地を上位ビツト
とし、６ビツトの列番地を下位ビツトとして結合
し、15ビツトのデイジタル値を形成すると、この
デイジタル値は第７図に示したのと同様の読取り
時のアドレスの番地に一致する。たとえば、列番
地を10進数で２、行番地を10進数で７とすると、
これらを結合した上記の15ビツトのデイジタル値
は、（０，１，０，０，０，０，１，１，１，０，
０，０，０，０，０）となり、これは10進数で
450であり、これは第７図において、列番地２、
行番地が７のアドレスの番地450に一致する。

この実施例においては、セレクタ８からビツト
マツプメモリ２に供給されるアドレス信号は、ビ
ツトマツプメモリ２の行番地が上位ビツト、列番
地が下位ビツトとなるデイジタル値となつてお
り、このデイジタル値がビツトマツプメモリ２内
で列番地と行番地とに分けられ、これらの番地で
所定のアドレスが指定される。

表示制御回路１０は、ビツトマツプメモリ２の
列番地を下位ビツト、行番地を上位ビツトとする
読取アドレス信号を読取アドレスバス１９に出力
する。したがつて、表示制御回路１０は直接第７
図に示すような番地でビツトマツプメモリ２内の
アドレスを指定する。これに対し、中央処理装置
３は、ビツトマツプメモリ２のアドレス指定のた
めに、そのビツトマツプメモリ２の列番地を上位
ビツト、行番地を下位ビツトとする書込アドレス
信号をアドレスバス１５に出力する。したがつ
て、中央処理装置３は第２図に示す番地でビツト
マツプメモリ２内の書込アドレスを指定する。し
かし、中央処理装置３からの書込アドレス信号
は、アドレス変換回路７で、その上位ビツトであ
る列番地が下位ビツトに、下位ビツトである行番
地を上位ビツトに夫々変換された後、セレクタ８
を介してビツトマツプメモリ２に供給される。

以上により、表示制御回路１０は、読取アドレ
ス信号のデイジタル値を１づつ増やしていくこと
により、ビツトマツプメモリ２で水平方向に順次
読取アドレスを指定することができ、中央処理装
置３は、書込アドレス信号のデイジタル値を１づ
つ増やしていくことにより、ビツトマツプメモリ
２で垂直方向に順次書込アドレスを指定すること
ができる。

そこで、まず、第２図に示すように、表示部１
の画面の左上隅に文字「Ａ」を表示し、この文字
「Ａ」に対するフオントパターンがビツトマツプ
メモリのワード境界をまたがないで書き込まれる
場合について説明する。

いま、このフオントパターンを第３図ａのよう
に表わすと、このフオントパターンＦの各ワード
W₁，W₂，……，W₈は、フオント回転操作がな
されず、また、ビツトマスク回路６でマスキング
されることなく、順次中央処理装置３からビツト
マツプ回路６を介してビツトマツプメモリ２に供
給される。また、中央処理装置３は、フオントパ
ターンＦのワードW₁，W₂，……，W₈を１つづ
つ出力する毎に、上記で説明したように、ビツト
マツプメモリ２の列番地を上位ビツトとし、行番
地を下位ビツトとする15ビツトの書込アドレス信
号を１づつ値を増やして出力する。この場合、ワ
ードW₁と同時に出力する書込アドレス信号のデ
イジタル値は10進数では０である２進数のデイジ
タル値であり、ワードW₂，W₃，……の順で１づ
つ書込アドレス信号のデイジタル値が増えるか
ら、第２図に示すように、ビツトマツプメモリ２
には、０番地から垂直方向のアドレスに順次ワー
ドW₁，W₂，……，W₈の順で書き込まれる。す
なわち、フオントパターンＦは、ビツトマツプメ
モリ２の画面左上隅に対応した領域に、垂直方向
に順次配列されたアドレスに１ワードづつ書き込
まれる。

フオントパターンがビツトマツプメモリ２のワ
ード境界ｌにまたがつて書き込まれる場合には、
次のような操作が行なわれる。

ここで、第７図に示すように、表示制御回路１
０からの読取アドレス信号が指定するビツトマツ
プメモリ２内のアドレスの番地を読取番地と呼
び、第２図に示すように、中央処理装置３からア
ドレスバス１５に出力される書込アドレス信号が
指定するアドレスの番地を書込番地と呼ぶことに
する。

いま、第３図ａに示す文字「Ａ」に対するフオ
ントパターンＦをビツトマツプメモリ２に書き込
む場合、フオントパターンＦの各ワードW₁，
W₂，……，W₈の一部左側部分（ここでは、３ビ
ツトとする）を、第３図ｂに示すように、夫々ビ
ツトマツプメモリ２の０番地，１番地，２番地，
３番地，４番地，５番地，６番地，７番地（以
上、書込番地である。以下の説明では書込番地を
用い、第３図ｂでは、参考までに対応する読取番
地をかつこでくくつて示している）の書込アドレ
スに順次書き込み、フオントパターンＦの各ワー
ドW₁，W₂，……，W₈の残りの右側部分（ここ
では、５ビツトする）を、同じく第３図ｂに示す
ように、夫々ビツトマツプメモリ２の512番地，
513番地，514番地，515番地，516番地，517番地，
518番地，519番地の書込アドレスに順次書き込む
ものとする。

そこで、まず、第１図および第４図ａにおい
て、中央処理装置３はコントロールバス１７を介
してビツトマスク回路６に制御信号を送り、ビツ
トマスク回路６で左側５ビツトをマスキングする
ようにビツトマスクＭを設定する。次いで、中央
処理装置３はフオントメモリ５からフオントパタ
ーンＦ（第３図ａ）の最初のワードW₁を読み取
り、これをフオント回転処理してその左側３ビツ
トが右側に寄つたワードW_l1を生成する。このワ
ードW_l1はビツトマスクＭが設定されたビツトマ
スク回路６を介してビツトマツプメモリ２に供給
される。

一方、中央処理装置３は０番地の書込アドレス
信号を出力する。こ書込アドレス信号はアドレス
変換回路７で先に説明したように変換され、セレ
クタ８を介してビツトマツプメモリ２に供給され
る。そこで、ビツトマツプメモリ２では、０番地
の書込アドレスが指定され、この書込アドレスに
ビツトマスクＭでマスキングされたワードW_l1が
書き込まれる。

次に、ビツトマスク回路６のビツトマスクＭは
そのままの状態に保持され、中央処理装置３は、
フオントパターンＦの次のワードW₂を読み取る。
これはフオント回転処理されてその左側３ビツト
が右側に寄つたワードW_l2が生成される。このワ
ードW_l2はビツトマスクＭでマスキングされた
後、ビツトマツプメモリ２に送られる。これとと
もに、中央処理装置３は１番地の書込アドレス信
号を出力し、この書込アドレス信号はアドレス変
換器７で変換され、セレクタ８を介してビツトマ
ツプメモリ２に供給される。したがつて、ビツト
マスクＭでマスキングされたワードW_l2は、先の
ワードW_l1が書き込まれた０番地の書込アドレス
の下側に隣り合う１番地の書込アドレスに書き込
まれる。

以下同様に、ビツトマスクＭが同じ状態に保持
されたまま、フオントパターンＦのワードW₃，
W₄，……，W₈の夫々左側３ビツトが右側に寄つ
たワードW_l3，W_l4，……，W_l8が垂直方向に配列
された２番地，３番地，……，７番地の書込アド
レスに順次書き込まれる。

このようにして、フオントパターンＦの各ワー
ドW₁，W₂，……，W₈の左側３ビツトがビツト
マツプメモリ２の垂直方向に配列した順次の書込
アドレスに書き込まれ、この間ビツトマスクＭは
変更されない。

この書き込みが完了すると、次に、ビツトマス
ク回路６では、第４図ｌに示すように、右側３ビ
ツトをマスキングするビツトマスクＭが設定され
る。

そして、中央処理装置３は、フオントメモリ５
からフオントパターンＦの最初のワードW₁を再
び読み取り、これをフオント回転処理して右側５
ビツトが左側に寄つたワードW_r1を生成する。こ
のワードW_r1は、ビツトマスク回路６のビツトマ
スクＭによつて右側３ビツトがマスキングされ、
ビツトマツプメモリ２に供給される。一方、中央
処理装置３は512番地の書込アドレス信号を出力
する。これはアドレス変換回路７で変換され、セ
レクタ８を介してビツトマツプメモリ２に供給さ
れる。したがつて、ビツトマツプメモリ２では、
ビツトマスクＭによつてマスキングされたワード
W_r1が512番地の書込アドレスに書き込まれる。

次に、ビツトマスクＭはその状態に保持された
まま、中央処理装置３はフオントパターンＦの次
のワードW₂を読み取り、これをフオント回転処
理してその右側５ビツトが左側に寄つたワード
W_r2を生成する。このワードW_r2はビツトマスク
Ｍでマスキングされてビツトマツプメモリ２に供
給される。同時に、中央処理装置３は513番地の
アドレス信号を出力し、これはアドレス変換回路
７で変換され、セレクタ８を介してビツトマツプ
メモリ２に供給される。したがつて、ビツトマツ
プメモリ２では、ビツトマスクＭでマスキングさ
れたワードW_r2が、先のワードW_r1が書き込まれ
た512番地の書込アドレスの下側に隣り合う513番
地の書込アドレスに書き込まれる。

以下同様にして、ビツトマスクＭが同じ状態に
保持されたまま、フオントパターンＦのワード
W₃，W₄，……，W₈の夫々右側５ビツトが左側
に寄つたワードW_r3，W_r4，……，W_r8が、夫々
垂直方向に配列された514番地，515番地，……，
519番地の書込アドレスに順次書き込まれる。

かかる書き込み操作をフローチヤートで示す
と、第５図のようになる。

以上のようにして、フオントパターンＦはワー
ド境界ｌをまたいでビツトマツプメモリ２に書き
込まれるが、この場合、一般に、フオントパター
ンのワード数をｋとすると、ビツトマツプメモリ
２へのワードの書き込みは2k回行なわれるのに
対し、ビツトマスク回路６でのビツトマスクＭの
設定操作は２回だけであり、この結果、書き込み
のための操作は2k＋２回となつて先の従来技術
のほぼ１／２程度となる。したがつて、この実施
例におけるフオントパターンのワード境界にまた
がる書き込み時間は大幅に短縮されることにな
る。

なお、この実施例において、中央処理装置３で
のフオント回転操作は、その内部レジスタによつ
て行なわれる。フオントメモリ５から読み出され
たワードをこの内部レジスタに格納し、次にこの
ワードの各ビツトを内部レジスタ内で順次転送す
るとともに、この最段から出力されるビツトを初
段にもどして順次転送するようにする。第３図お
よび第４図で示した例の場合、たとえば、ワード
W₁を内部レジスタ内で右方に５段シフトすると、
このワードW₁の左側３ビツトが内部レジスタの
右側に寄り、右側５ビツトがその左側に寄る。こ
れによつて得られたワードは、ビツトマスクＭが
第４図ａのように設定されている場合には、ワー
ドW_l1となり、ビツトマスクＭが第４図ｂのよう
に設定されている場合には、ワードW_r1となる。

また、アドレス変換回路７は、先に説明したよ
うに、中央処理装置３からの書込アドレス信号の
上位ビツトを下位ビツトとし、その下位ビツトを
上位ビツトに変換するだけのものであるから、結
線論理のみでもつて実現でき、何ら回路部品も必
要としない。

さらに、上記実施例では、セレクタ８からビツ
トマツプメモリ２に供給されるアドレス信号の上
位ビツトがビツトマツプメモリ２の行番地を、下
位ビツトがその列番地を表わすものとしたが、こ
れとは逆に、アドレス信号の上位ビツトが列番地
を、下位ビツトが行番地を表わすようにしてもよ
い。しかし、この場合には、中央処理装置３から
の上記書込アドレス信号を直接セレクタ８に供給
し、表示制御回路１０からの読取アドレス信号
を、アドレス変換回路７によつて上記のように変
換した後、セレクタ８に供給するようにしなけれ
ばならない。

以上のように、この実施例では、ワード境界を
またいでフオントパターンをビツトマツプメモリ
に書き込む場合、ビツトマスクのマスキング状態
を２回設定するだけでよく、このために、ビツト
マツプメモリのフオントパターンの書込み時間が
大幅に短縮される。

また、書込アドレス信号のデイジタル値も順次
１づつ増加させるだけでよいから、この書込アド
レス信号の生成が容易であるし、簡単な手段でも
つて迅速に生成できる。したがつて、この点から
もビツトマツプメモリへのフオントパターンの書
込時間を短縮できる。近年のマイクロプロセサに
は、連続して配列されたアドレスへの書き込みに
際し、ポインタとして使用するレジスタの内容を
自動的に１づつ増加させる命令や、複数の内部レ
ジスタの内容を連続して配列させたアドレスに書
き込む命令や、ブロツク転送命令を備えたものが
あり、かかる高性能マイクロプロセツサをこの実
施例における中央処理装置３として用いることに
より、フオントパターンの書込処理速度のより一
層の向上が期待でき、また、文字、図形の表示の
ためのプログラム作成が容易となる。これに対
し、先に示した従来の文字・図形表示装置におい
ては、上記の高機能マイクロプロセツサを用いた
としても、ビツトマツプメモリにフオントパター
ンを書き込むべき書込アドレス信号のデイジタル
値を連続的に１づつ変化させるものでないから、
書込処理速度の向上やプログラムの単純化などの
効果に余り期待できない。

第６図は本発明による文字・図形表示装置の他
の実施例を示すブロツク図であつて、２０はシフ
ト回路であり、第１図に対応する部分には同一符
号をつけて重複する説明は省略する。

この実施例は、先の第１図で示した実施例で
は、中央処理装置３でフオントパターンの各ワー
ドのフオント回転処理を行なつていたのに対し、
中央処理装置３とビツトマスク回路６との間にシ
フト回路２０を設け、このシフト回路２０で各ワ
ードのフオント回転処理を行なわせるようにした
ものである。

このシフト回路２０はシフトレジスタなどで構
成でき、中央処理装置３からコントロールバス１
７を介して出力される制御信号により、ビツトマ
スク回路６と同期して制御される。

この実施例によると、ワードのフオント回転処
理をハードウエアによつて行なわれるから、中央
処理装置３の負担が低減されてプログラムがさら
に単純となる。また、中央処理装置３でワードの
フオント回転を行なう必要がないから、フオント
メモリ５から読み出されたワードを直接シフト回
路２０、ビツトマスク回路６を介してビツトマツ
プメモリ２に移ることができ、書込み処理が簡略
化できる。さらに一層の高速化が必要であれば、
DMAC（ダイレクト・メモリ・アクセス・コント
ローラ）などのハードウエアを使用することが簡
単にできるという利点を併わせ持つている。

〔発明の効果〕

以上説明したように、本発明によれば、ビツト
マツプメモリへのフオントパターンの書き込み
を、該ビツトマツプメモリからの読取り方向に対
して垂直な方向に配列されたアドレス順に行なう
ものであるから、該フオントパターンを該ビツト
マツプメモリのワード境界をまたいで書き込むに
際し、ビツトマスク回路のビツトマスク設定操作
が２回で済み、書込み処理時間を大幅に短縮する
ことができて迅速な書き込みが行なうことができ
るものであつて、上記従来技術の欠点を除いて優
れた機能の文字・図形表示装置を提供することが
できる。

【図面の簡単な説明】

第１図は本発明による文字・図示表示装置の一
実施例を示すブロツク図、第２図は第１図におけ
る中央処理装置からみたビツトマツプメモリでの
アドレス番地を示す模式図、第３図ａはフオント
パターンの一例を示すパターン図、同図ｂはその
フオントパターンのビツトマツプメモリへの書き
込み状態の一例を示すパターン図、第４図は第３
図ａに示したフオントパターンを第３図ｂに示す
ようにビツトマツプメモリへ書き込む際の第１図
に示した実施例の動作を示す説明図、第５図は第
４図に示した動作に対するフローチヤート、第６
図は本発明による文字・図示表示装置の他の実施
例を示すブロツク図、第７図は従来の文字・図形
表示装置におけるビツトマツプメモリのアドレス
番地を示す模式図、第８図はビツトマツプメモリ
へのフオントパターンの書き込み状態の一例を示
すパターン図、第９図はフオント回転操作の説明
図、第１０図は従来の文字・図示表示装置におけ
るビツトマスクを介してビツトマツプメモリへの
書き込み動作を示す説明図、第１１図は同じくワ
ード境界をまたいでビツトマツプメモリに書き込
む際の動作を示すフローチヤートである。１…表示部、２…ビツトマツプメモリ、３…中
央処理装置、５…フオントメモリ、６…ビツトマ
スク回路、７…アドレス変換回路、８…セレク
タ、１０…表示制御回路、１５…アドレスバス、
１６…書込データバス、１７…コントロールバ
ス、１８…読取データバス、１９…読取アドレス
バス、２０…シフト回路。

Claims

【特許請求の範囲】１表示部と、全アドレスが直交する２方向に配列されて、ア
ドレス指定が該２方向のうちの一方からみた位置
を示す列番地とこれに直交する方向からみた位置
を示す行番地とに基づいて行なわれ、該アドレス
指定によつて該表示部で表示される文字、図形に
対応したフオントパターンが書き込まれるビツト
マツプメモリと、該ビツトマツプメモリに書き込むべきフオント
パターンを処理する書込処理手段と、該ビツトマツプメモリから読み取られるフオン
トパターンを処理して該表示部に供給する読取処
理手段と、該列番地と該行番地とに基づいて該ビツトマツ
プメモリの書込みアドレスを指定する書込アドレ
ス指定手段と、該列番地と該行番地とに基づいて該ビツトマツ
プメモリの読取アドレスを指定する読取アドレス
指定手段とを備え、該読取アドレス指定手段は該ビツトマツプメモ
リ中の番地が連続せるアドレスの配列方向を該表
示部の走査方向に対応させ、該書込アドレス指定
手段は該ビツトマツプメモリ中の番地が連続せる
アドレスの配列方向を該表示部の走査方向と直交
する方向に対応させるアドレス変換手段を含むこ
とを特徴とする文字・図形表示装置。２特許請求の範囲第１項において、前記書込処理手段は、前記ビツトマツプメモリにワード境界をまたい
で書き込むべきフオントパターンを書き込みの時
点に置いて自動的に各ワード毎にフオント回転処
理する書込みデータの経路上に位置付けた第１の
手段と、該フオント回転処理によつて得られたワードに
加えて別途設定するマスク処理のためのマスクパ
ターンを発生して前記ビツトマツプメモリに供給
する第２の手段とを有し、フオントの書き込みは、前記フオント回転処理
を行う該第１の手段により、回転処理を施した回
転処理済みフオントパターンを前記ビツトマツプ
メモリに対する書込みデータとし、前記第２の手
段が発生するマスクパターンを前記ビツトマツプ
メモリに対するマスク情報として実行することに
よつてフオントパターンの回転処理とマスク処理
とを一回の書込み動作の間に自動的に行うことを
特徴とする文字・図形表示装置。