JPS6242277B2

JPS6242277B2 -

Info

Publication number: JPS6242277B2
Application number: JP54162254A
Authority: JP
Inventors: Shigeo Kurakake; Takaaki Yui
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1979-12-14
Filing date: 1979-12-14
Publication date: 1987-09-07
Also published as: JPS5685785A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、文字、図形等のドツトパターンを表
示する表示手段を備えたドツトパターン処理装置
に関するものである。

〔従来の技術〕

従来では、表示装置の表示画面に文字、図形が
描かれている場合に、その描かれている部分に新
たに他の文字、図形を入力して表示させると、前
の文字、図形は消されてしまう欠点があつた。

そのために、例えば特開昭54−57841号公報の
ように、表示画面と対応したドツトパターンを記
憶するメモリ以外に重畳して表示するためのドツ
トパターンを記憶するメモリを別に設けて、表示
走査の信号に同期して前記両方のメモリからドツ
トパターンを同時に読み出すことによつて画面単
位でドツトパターンの重畳を行うものがある。

また他の技術として例えば特開昭51−844号公
報のように、表示画面と対応してドツトパターン
を記憶するメモリに対して他のドツトパターンを
書き込む際に、書き込みを禁止するドツトを指定
して、メモリ内の以前の記憶内容を変更しないよ
うにしたものがある。

〔発明が解決しようとする問題点〕

上述した特開昭54−57841号公報の技術では重
畳するためのドツトパターンを記憶する特別のメ
モリを必要とする他に、重畳のための回路はハー
ドウエアによつて固定的に決められているため、
例えば、表示画面上の各キヤラクタ毎に種々の異
なる合成パターンを得る等の要求には答えられな
い。また、２つのキヤラクタの合成のみならず、
多数のキヤラクタの合成パターンを得ることもで
きない。一方、特開昭51−844号公報の技術で
は、書き込みを禁止するか否かの制御だけでドツ
トパターンの処理を行なつているため、種々の変
化に富んだ合成パターンを得ることは不可能であ
る。更に、書き込みを禁止するドツトは処理装置
側から各ドツト毎に指定しなければならず、しか
もこの指定によつて、以前のキヤラクタとの合成
パターンを得ることはきわめて困難であるばかり
か、書き込みを禁止するためのゲート回路を各ド
ツトに対応して設けなければならない。

本発明は、上記ドツトパターンの合成をキヤラ
クタ単位に行うもので、表示されているキヤラク
タの中から合成したいキヤラクタのドツトパター
ンをオペレータ等が簡単に指示することができ、
更に、この指示されたキヤラクタのドツトパター
ンと他の任意のキヤラクタのドツトパターンとで
種々の論理演算を施こすことによつて変化に富む
種々のドツトパターンを合成することを目的とす
る。

〔問題点を解決するための手段〕

本発明は、文字、図形等のキヤラクタ単位で各
キヤラクタのドツトパターンを記憶するROM、
RAMより構成されたパターンメモリと、パター
ンメモリから読み出された各キヤラクタのドツト
パターンを表示画面に対応して記憶するビデオ
RAM等の出力用メモリと、出力用メモリ内のド
ツトパターンを表示するCRT等の表示手段と、
表示されている特定キヤラクタを表示画面上で指
示するカーソル等の指示手段と、カーソル等で指
示された位置の特定キヤラクタのドツトパターン
を前記出力用メモリの特定エリアから読み出す読
出手段と、論理演算されるキヤラクタのドツトパ
ターンを記憶する演算パターンメモリと、この演
算パターンメモリ内のドツトパターンと前記読出
手段によつて読み出されたドツトパターンとの論
理演算を行うCPU等の演算手段と、論理演算さ
れた結果のドツトパターンを前記出力用メモリの
前記特定エリアへ書き込む書込手段とを備えてな
る。

〔作用〕

本発明の作用について説明すると、表示手段に
表示されているキヤラクタの中から、合成パター
ンを施こすべきキヤラクタをカーソル等の指示手
段で指示すると、指示されたキヤラクタのドツト
パターンが出力用メモリから読み出され、これが
演算パターンメモリ内のドツトパターンと演算手
段によつて論理演算され、その結果得られた合成
パターンが出力用メモリの前記指示されたキヤラ
クタのドツトパターンに替えて書き込み、指示さ
れたキヤラクタについての種々の合成パターンを
適宜作成することができる。

〔実施例〕

以下、図面を参照してこの発明をCRTデイス
プレイ装置に適用した一実施例を説明する。第１
図において、１はCPU（中央処理装置）であ
り、このCPU１は上記CRTデイスプレイ装置全
体の動作を制御するものであり、クロツクジエネ
ータ２が常時発生するクロツクパルスにより駆動
される。CPU１内にはこのため演算回路、記憶
回路等が設けられている。第２図はこのCPU１
内の上記記憶回路を構成する各種レジスタを示
し、図示するようにＡレジスタ、Ｂレジスタ、Ｃ
レジスタ、Ｔレジスタ、Ｆレジスタ、Ｖレジスタ
等により構成されている。なお、各レジスタの用
途については後述する。また図中３，４は夫々ア
ドレスバツフア、コントロールバツフアであり、
アドレスバツフア、３、コントロールバツフア４
は夫々、CPU１から出力されるアドレスデータ
または制御データを一時記憶し、次いで上記アド
レスデータまたは制御データを夫々出力して後述
するアドレスデコーダ６、ROM（リードオンリ
メモリ）７、RAM（ランダムアクセスメモリ）
８、CRTコントローラ９、ビデオRAM１０、
Ｉ／Ｏコントローラ１１に与える。データバツフ
ア５はCPU１と上記各回路７、８、９、１０、
１１間に於ける数値データの転送動作時に上記数
値データを一時記憶するために設けられた回路で
ある。アドレスデコーダ６にはCPU１から出力
されるアドレスデータが上記アドレスバツフア３
を介して与えられるが、このアドレスデータは上
記回路７〜１１を夫々チツプセレクトするデータ
であり、アドレスデコーダ６によつてデコードさ
れ、この結果、対応する回路が選択指定される。
ROM７にはシステム全体を制御する制御プログ
ラムの他に、CRTデイスプレイ装置の画面上に
一般に表示可能な文字、数字、記号等の各キヤラ
クタのドツトパターンが例えば８×８のドツトマ
トリクス構成で各キヤラクタコードに対応して固
定的に記憶されており、CPU１によつてアドレ
スされたキヤラクタコードに対するドツトパター
ンがROM７から読出され、次いでビデオRAM１
０に書込まれる。RAM８はデータやプログラム
を記憶すると共に、ROM７に記憶されていない
ドツトパターンをユーザーがキーボード１２から
任意にプリセツトでき、またこのようにしてプリ
セツトされたドツトパターンを任意に読出して画
面上に表示可能としたメモリである。この場合、
第３図に示すように5000番地以降のアドレスがド
ツトパターン記憶用の記憶領域（パターンテーブ
ル）となつており、また各番地には１バイト分の
パターンデータが記憶される。またこのRAM８
に記憶される各ドツトパターンは８×８のドツト
マトリツクス構成によるドツトパターンとして各
キヤラクタが構成されるようになつている。第３
図には記号「□」のドツトパターンが記憶されて
いる状態を示しているが、図示するように5000番
地、5007番地にはパターンデータ「11111111」が
夫々記憶され、また5001〜5006番地には夫々パタ
ーンデータ「10000001」が記憶され、これにより
記号「□」の１キヤラクタ分のドツトパターンが
構成されるものである。このようにRAM８には
任意のドツトパターンを書込むことができるもの
である。一方、RAM８にプリセツトされたドツ
トパターンは、RAM８から任意に読出され、
CRT画面上に表示することができる。このドツ
トパターンの読出し動作の際には、後述する第５
図のフローチヤートにしたがつた動作が実行され
る。而してこのフローチヤートに拠れば、RAM
８からは１キヤラクタ分のドツトパターンのみな
らず、連続する複数のキヤラクタ分のドツトパタ
ーンを各キヤラクタ単位で連続的に読出して表示
することが可能である。またRAM８から読出し
たドツトパターンを表示するCRT画面上の当該
エリアにそれまで表示されていた１キヤラクタ分
のドツトパターンと上記読出した１キヤラクタ分
のドツトパターンとのOR加算、AND加算、更に
は排他的OR加算等の論理演算を実行し、これに
より得られる合成されたドツトパターンを上記エ
リアに表示させることも可能であり、勿論、従来
のCRTデイスプレイ装置のようにそれまでの１
キヤラクタ分のドツトパターンをクリアして今回
読出したドツトパターンのみを表示させることも
できる。

ユーザーの指令によりRAM８から読出された
ドツトパターンあるいはCPU１の指令により
ROM７から読出されたドツトパターンは夫々、
ビデオRAM１０に転送され、書込まれる。この
際にはビデオRAM１０はCPU１から出力される
アドレスデータをアドレスバツフア３、マルチプ
レキサ１３を夫々介して与えられ、アドレスされ
る。一方、上述のようにしてビデオRAM１０に
書込まれたドツトパターンをCRT画面上に表示
する際には、ビデオRAM１０はCRTコントロー
ラ９の制御下に周期的なリフレツシユ動作が実行
される。このためCRTコントローラ９からは周
知の水平、垂直、同期信号、クロツク、アドレス
データが出力され、アドレスデータはマルチプレ
クサ１３を介してビデオRAM１０に与えられ、
またクロツクはＰ−Ｓ（パラレル／シリアル）変
換器１４に与えられ、更に同期信号はCRTデイ
スプレイ１５に与えられ、この結果、ビデオ
RAM１０から読出された上記ドツトパターンを
表わすパラレルデータはＰ−Ｓ変換器１４によつ
てシリアルデータに変換後CRTデイスプレイ１
５に与えられ、表示されるものである。

CRTコントローラ９から出力される上記アド
レスデータはまたキーコントローラ１６に対しキ
ーサンプリング用タイミング信号として与えられ
ている。このためキーボード１２にマトリクス状
に配設されている各キーはキーサンプリング時に
おいて上記キーコントローラ１６を介し入力され
るアドレスデータによりスキヤンされ、またこの
結果得られる各キーのオン、オフ状態を示す検出
信号はキーコントローラ１６及びCRTコントロ
ーラ９を介してCPU１へ送られ、処理される。
一方、上記Ｉ／Ｏコントローラ１１はプリンタ等
の外部機器とCPU１間におけるデータ転送を仲
介する制御機器である。

第４図はビデオRAM１０の構成を概念的に説
明する図である。図示するようにビデオRAM１
０は32文字（キヤラクタ）×16行の画面構成とさ
れ、また各キヤラクタに対しては図示するように
「０」〜「511」のカーソルアドレスが付されてい
る。また各カーソルアドレスによつて指定される
各キヤラクタは８×８のドツトパターン構成とな
つてており、これによりこの発明では画面上の各
キヤラクタは夫々、１キヤラクタ単位のドツトパ
ターンとして取扱うことができるものである。な
おCRTデイスプレイ１５の表示画面のカーソル
アドレスを８倍した値がビデオRAM１０のドツ
トパターンの最初の１バイト分をアドレス指定す
るように対応付けられている。

次に上記実施例の動作を説明する。先ず、
RAM８に対しROM７に記憶されていない種類の
文字、記号等を１キヤラクタ単位のドツトパター
ンとしてプリセツトする際の動作を説明する。例
えば記号「□」のドツトパターンを第３図に示す
ようにRAM８の5000番地〜5007番地に記憶させ
る場合、ユーザーはＡ＄＝「11111111」＋「10000001」＋「10000001」＋…
……………＋「11111111」をプログラムして入力する。RAM８の5008番
地以下のエリアに対しても同様にしてRAM８の
番地およびドツトパターンを構成する各行のデー
タを１バイト分ずつ指定して入力する。而して上
記プログラム入力時には、CPU１から所定の内
容をもつたアドレスデータ、制御データ、数値デ
ータが出力され、夫々対応するアドレスバツフア
３、コントロールバツフア４、データバツフア５
に与えられる。このためRAM８がアドレスデコ
ーダ６のデコード出力によつてチツプ選択され、
またコントロールバツフア４の出力によつて書込
み命令を与えられ、更にアドレスバツフア３、デ
ータバツフア５の各出力によつて番地を指定され
ながら１バイトずつのデータが書込まれる。

次に、CRTデイスプレイの画面上のあるエリ
ア（例えばカーソルアドレス「３２」）にあるキ
ヤラクタ（例えば英文字「Ａ」）が表示中のと
き、このエリアに上記RAM８の5000番地〜5007
番地のドツトパターン（記号「□」）を表示する
際の動作を第５図のフローチヤートを参照して説
明する。この場合、カーソルを移動して画面上の
英文字「Ａ」の位置を指示する。また、次式(1)の
プログラムにしたがつて所定のデータを入力す
る。

Ｇ OUT Ａ＄（Ｆ，Ｎ） ………(1) 茲で、Ｆはデータ「０」、「１」、「２」の何れか
を指定し、Ｆ＝「０」の場合はRAM８のドツトパ
ターンをそのまま表示させるもの、Ｆ＝「１」の
場合は画面上のドツトパターンとRAM８のドツ
トパターンとをOR加算して表示させるもの、Ｆ
＝「２」の場合は画面上のドツトパターンとRAM
８のドツトパターンとをAND加算して表示させ
るものであり、更にまたＮはRAM８から読出す
キヤラクタ数である。

いま、カーソルアドレス「32」のエリアに
RAM８から１キヤラクタの記号「□」を表示さ
せる場合であるからＮ＝「１」である。また、OR
加算をするためにＦ＝「１」を入力する。猶、こ
の入力されたデータはCPU１内のＦレジスタ
（第２図）に書込まれる。次に、CPU１の制御下
に第５図の各処理が実行され、先ずステツプS₁で
はカーソルアドレス「32」が８倍され、これによ
りビデオRAM１０をアドレス指定するビデオポ
インタ「256」が算出されて第２図に示すCPU１
内のＶレジスタに記憶される。このビデオポイン
タはビデオRAM１０のアドレスデータを与える
ものである。次にステツプS₂、S₃の各処理により
プログラム入力されたＮ＝「１」がＣレジスタに
入力され、次いでこのＣレジスタ内のデータ
「１」が８倍されてデータ「８」が算出され、再
びＣレジスタに記憶される。次にステツプS₄の処
理によりパターンテーブルの先頭アドレス5000番
地が第２図に示すCPU１内のＴレジスタに与え
られ、RAM８のレジスタを指定するテーブルポ
インタとして記憶される、次にステツプS₅の判断
処理が実行され、Ｎ＝「０」か否かが判断され
る。いまＮ＝「１」であるから次にステツプS₆の
処理によりテーブルポインタの内容によつて示さ
れるRAM８のパターンテーブルの5000番地内の
最初の１バイト分のパターンデータ「11111111」
が読出され、CPU１内のＡレジスタ（第２図）
に転送されて記憶される。次にステツプS₇の処理
によりＣレジスタ内のデータＮ＝「８」が−１さ
れて「７」となり、再びＣレジスタに書込まれ
る。次にステツプS₈のデータＦの内容の判断処理
がCPU１にて実行され、いまＦ＝「１」であるか
ら次にステツプS₉の処理が実行され、ビデオポイ
ンタ「256」によつてアドレスされるビデオRAM
１０内のデータが読され、Ｂレジスタに転送され
て記憶される。次にステツプS₁₀の処理により上
記Ａレジスタ内のデータとＢレジスタ内のデータ
とがOR加算され、その加算結果が再びＡレジス
タに記憶される。次にＡレジスタに記憶された上
記加算結果がビデオRAM１０のビデオポインタ
「256」によつてアドレスされるエリアに書込ま
れ、次いでステツプS₁₂、S₁₃の各処理によりビデ
オポインタ及びテーブルポインタが夫々＋１さ
れ、この結果、ビデオポインタが「257」となつ
てＶレジスタに記憶され、一方、テーブルポイン
タが「5001」となつてＴレジスタに記憶される。
次にステツプS₁₄の処理によりテーブルポインタ
の内容が１文字分進んだか否かの判断処理が実行
され、次いでステツプS₅の処理に復帰する。以上
の動作によりRAM８の5000番地のパターンデー
タ「11111111」とビデオRAM１０のビデオポイ
ンタ「256」によつて示されるエリア、即ちカー
ソルアドレス「32」の１行目のパターンデータと
のオア加算されたパターンデータが上記ビデオ
RAM１０のビデオポインタ「256」のエリアに書
込まれたことになる。

次にステツプS₅の処理後ステツプS₆の処理が実
行され、RAM８の5001番地内のパターンデータ
「10000001」が読出され、Ａレジスタに書込まれ
る。そして上述したステツプS₇〜S₁₃の各処理が
実行され、これによりRAM８内の5001番地内の
パターンデータとビデオRAM１０のカーソルア
ドレス「32」の２行目のパターンデータとのオア
加算が実行され、ビデオRAM１０のカーソルア
ドレス「32」の２行目、即ちビデオポインタ
「257」で示されるエリアに書込まれる。次いでス
テツプS₁₄の処理後ステツプS₅に復帰する。

以後、ステツプS₅〜S₁₃の処理が繰返され、こ
れによにりRAM８の5002番地〜5007番地の１キ
ヤラクタ分のドツトパターンとビデオRAM１０
内のビデオポインタ「258」〜「263」によつてア
ドレスされる１キヤラクタ分のドツトパターンと
がオア加算され、その加算結果のドツトパターン
がビデオポインタ「258」〜「263」で指定される
エリアに書込まれる。次にステツプS₁₄の処理に
よりテーブルポインタの上記記号「□」に対する
処理の完了が判断され、次いでステツプS₁₅に進
行し、Ｎ＝「０」か否か、即ち指定されたすべて
のキヤラクタに対する処理が終了したか否かが判
断される。いま上記ステツプS₇の８回の繰返し処
理によにりＮ＝「０」となつており、これにより
指定されたキヤラクタ分の処理がすべて完了す
る。而してこの結果、CRTデイスプレイ１５の
カーソルアドレス「32」のエリアには、RAM８
内の上記記号「□」と上記カーソルアドレス
「32」のエリアにそれまで表示されていた英文字
「Ａ」とがオア加算されたドツトパターン「Ａ」
があらたに表示されるようになる。

上記例において、RAM８内のドツトパターン
とビデオRAM１０内のドツトパターンとのAND
加算データをCRTデイスプレイ１５の画面上に
表示させたい場合には、上記(1)式のプログラム入
力の際にＦ＝「１」の替りにＦ＝「２」を入力す
る。而してオア加算の場合のステツプS₉と同一処
理のステツプS₁₆の処理後ステツプS₁₇のAND加算
処理が実行され、この結果、上記記号「□」のド
ツトパターンと英文字「Ａ」のドツトパターンの
うち共通するドツトのみが上記カーソルアドレス
「32」のエリアに表示される。また上記(1)式のプ
ログラム入力の際にＮ＝「０」を入力した際には
ステツプS₅の処理後ステツプS₁₂の処理が実行さ
れ、Ａレジスタにデータ「０」が書込まれる。こ
のためRAM８のパターンテーブルから読出され
るドツトパターンはなく、OR加算であれば表示
は変わらず、AND加算であれば表示が消えるこ
とになる。更に上記(1)式のプログラム入力時にＦ
＝「０」を入力するとステツプS₈の処理後ステツ
プS₁₁にジヤンプし、これにより従来のCRTデイ
スプレイ装置と同様にして、ビデオRAM１０の
カーソルアドレス「32」にはパターンテーブルか
らのドツトパターン（記号「□」）が書込まれ、
したがつてCRTデイスプレイのカーソルアドレ
ス「32」のエリアにそれまで表示されていた英文
字「Ａ」がクリアされ、替つて記号「□」が表示
されるものである。

また上記(1)式のプログラム入力時に「２」以上
のデータをＮとして入力すると、RAM８の5008
番地以降に記憶されている次のキヤラクタのドツ
トパターンが読出され、この結果、CRTデイス
プレイ１５のカーソルアドレス「33」以降の各エ
リアにも第５図のフローの各処理を経たデータが
同様に表示される。したがつて「２」以上のデー
タをＮに設定することによりRAM８からは連続
する複数の各キヤラクタのドツトパターンを逐次
連続的に読出し、CRTデイスプレイ１５の画面
上にオア加算やAND加算したデータを表示でき
るものである。

次にCRTデイスプレイ１５の画面上のドツト
パターンを読込みRAM８に転送して記憶させる
動作を第６図のフローチヤートを参照して説明す
る。この場合、ユーザーは次式(2)のプログラムを
入力する。

Ｇ IN Ａ＄（Ｘ，Ｎ） ………(2) 茲でＸはビデオRAM１０のカーソルアドレ
ス、Ｎは読込む文字数である。いまカーソルアド
レス「32」に表示中のドツトパターン（記号
「□」）をRAM８の5000番地から始まるパターン
テーブルに転送するものとすると、上記(2)式のプ
ログラム入力時にデータＸとして「32」、データ
Ｎとして「１」を夫々入力する。

第６図のフローが開始されると先ず、ステツプ
S₂₁、S₂₂の各処理によりデータＸがＡレジスタに
入力されたのち８倍されたデータ「256」が算出
され、Ａレジスタに記憶される。次にステツプ
S₂₃、S₂₄の各処理によりデータＮがＢレジスタに
入力されたのち８倍されたデータ「８」が算出さ
れ、Ｂレジスタに記憶される。次にステツプS₂₅
の処理によりパターンテーブルの先頭番地である
5000番地がＴレジスタに記憶され、テーブルポイ
ンタ「5000」が書込まれる。次にステツプS₂₆に
てＡレジスタ内のデータ「256」によつてアドレ
スされるビデオRAM１０内のパターンデータ
「11111111」が読出され、Ｃレジスタに転送記憶
されたのちＡレジスタ内のデータが＋１されてデ
ータ「257」がＡレジスタにステツプS₂₇の処理に
より書込まれる。次にＣレジスタに書込まれた上
記パターンデータ「11111111」がＴレジスタ内の
テーブルポインタ「5000」によりアドレスされる
RAM８のエリア（5000番地）に書込まれ、次い
でテーブルポインタが＋１されて「5001」とな
り、更にＢレジスタ内のデータが−１されて
「７」となり、再びＢレジスタに書込まれる（ス
テツプS₂₈〜S₃₀の各処理）。次にステツプS₃₁の判
断処理によりＢレジスタ内のデータが「０」か否
か、即ち、記号「□」に対する読込み処理が完了
したか否かが判断されたのちステツプS₂₆の処理
が再開される。以下、同様にしてステツプS₂₆〜
S₃₁の各処理が７回更に繰返されると、CBTデイ
スプレイ１５のカーソルアドレス「32」に表示さ
れていた記号「□」のドツトパターンがすべて、
RAM８の指定された5000番地〜5007番地に読込
まれる。

また上記例でカーソルアドレス「32」に続くカ
ーソルアドレス「33」以下のドツトパターンを複
数キヤラクタ分連続的に読込んでRAM８の5008
番地以下に転送する場合には(2)式のプログラム入
力時にＮとして複数の値を入力しておけばよい、
更に上述のようにしてRAM８に読込まれたデー
タ、即ち画面情報は、以後のCPU１の処理によ
つて種々の解析を行うことができる。

猶、上記実施例ではこの発明をCRTデイスプ
レイ装置に適用したが、プリンタなどの他の各種
出力装置にこの発明を適用可能である。

また、上記実施例では表示中のドツトパターン
と他のドツトパターンとをOR加算、AND加算を
行なう例について説明したが、他の論理演算を行
なつてもよいことは言うまでもなく、論理演算を
行なつたドツトパターンについて、更に、任意の
他のドツトパターンと所定の論理演算を行うこと
ができることは上記実施例より明らかであり、こ
の場合には、種々の複雑な合成パターンを得るこ
とができる。更に、合成されたドツトパターンを
印字部へ供給することによつて変化に富む合成パ
ターンの印字を得ることができる。

〔発明の効果〕

以上のように、本発明では、現在画面上に表示
されているキヤラクタに対して他のキヤラクタを
任意に合成することができ、画面上のどのキヤラ
クタに合成するかは適宜指示可能である。しか
も、その合成は種々の論理演算を施こすことによ
つて行なわれるため変化に富んだ合成パターンを
得ることができる。また、合成が完了したキヤラ
クタのドツトパターンに更に他の異なるキヤラク
タのドツトパターンを再度合成することによつ
て、複雑な合成パターンを得ることもできる。

【図面の簡単な説明】

第１図はこの発明をCRTデイスプレイ装置に
適用した一実施例の回路構成図、第２図はCPU
１内のレジスタ構成図、第３図はRAM８の構成
および記憶状態の一例を示す図、第４図はビデオ
RAM１０の構成図、第５図はドツトパターン出
力の動作を説明するフローチヤート、第６図はド
ツトパターン読込みの動作を説明するフローチヤ
ートである。１……CPU、７……ROM、８……RAM、９…
…CRTコントローラ、１０……ビデオRAM、１
２……キーボード、１５……CRTデイスプレ
イ。

Claims

【特許請求の範囲】

１文字、図形等のキヤラクタ単位で各キヤラク
タのドツトパターンを記憶するパターンメモリ
と、このパターンメモリから読み出された各キヤ
ラクタのドツトパターンを表示画面に対応して記
憶する出力用メモリと、この出力用メモリ内のド
ツトパターンを表示する表示手段と、この表示手
段の表示画面上における特定キヤラクタの位置を
その表示画面上で指示する指示手段と、この指示
手段で指示された前記位置の特定キヤラクタのド
ツトパターンを前記出力用メモリ内の特定エリア
から読み出す読出手段と、論理演算されるキヤラ
クタのドツトパターンを記憶する演算パターンメ
モリと、この演算パターンメモリ内のドツトパタ
ーンと前記読出手段によつて読み出されたドツト
パターンとの論理演算を行う演算手段と、この演
算手段により論理演算された結果のドツトパター
ンを前記出力用メモリの前記特定エリアへ書き込
む書込手段とを具備してなるドツトパターン処理
装置。