JPH07182236A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】ビデオメモリからの高速読み込み手段を提供す
る。 【構成】ｎビットデータバス幅を持つＣＰＵ１００とｎ
ビットバス幅のビデオ回路１０１において、ビデオメモ
リ１１６に対するｎ１ビット，ｎ２ビット，ｎ３ビット
等（ｎ１、ｎ２、ｎ３はｎ以下）のアクセスがすべて同
タイミングでメモリリードすることができる構成の場
合、ＣＰＵ１００のビデオメモリ１１６に対するリード
を常にｎビットアクセスで行ない、そのデータをすべて
リードバッファ１１５に保持して必要なデータビット数
分をＣＰＵにかえす。さらに、次のビデオアクセスがメ
モリリードアクセスで、かつリードアドレスが直前のリ
ードアクセスでリードを行なったバンク内であることを
認識（ヒット）した場合には、ビデオメモリ１１６に対
してのリードアクセスは行なわず、リードバッファ１１
５内に保持されたデータの必要ビット数分のデータをＣ
ＰＵ１００にかえす。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオメモリに対する
高速読み込み手段を有する情報処理装置に関するもので
ある。

【０００２】

【従来の技術】パーソナルコンピュータ等の情報処理装
置におけるビデオ回路では、ＣＰＵからのビデオメモリ
に対するリード／ライトアクセス命令が発行されると、
それぞれの命令に対しビデオメモリに対するリード／ラ
イトアクセスが行なわれる。すなわち、一回のＣＰＵア
クセスに対し、それに対応したビデオメモリへのアクセ
スが必ず行なわれている。

【０００３】３２ビットデータバス幅を持つＣＰＵと３
２ビットバス幅のビデオ回路において、ビデオメモリに
対するＣＰＵライトアクセスに関しては、ＣＰＵの要求
しているライトのビット数分、つまり８ビットアクセス
では８ビット、１６ビットアクセスでは１６ビット、３
２ビットアクセスでは３２ビットのライトデータの更新
が行なわれる。ビデオメモリに対するＣＰＵリードアク
セスに関してはＣＰＵの要求しているリードのビット数
分、つまり８ビットアクセスでは８ビット、１６ビット
アクセスでは１６ビット、３２ビットアクセスでは３２
ビットのデータリードが行なわれる。ビデオメモリリー
ドに関しては、３２ビットアクセスが８ビット，１６ビ
ットと同タイミングで行なうことが可能ならば、一括し
て３２ビットでリードし、必要なデータビット数分をＣ
ＰＵにかえすことでビット数分のリードと同等な機能、
パフォーマンスを保てる。従来の情報処理装置において
は、ＣＰＵがビデオメモリに対して行なう一命令に対
し、必ずなんらかのビデオメモリに対するアクセスが必
要であった。

【０００４】

【発明が解決しようとする課題】３２ビットデータバス
幅を持つＣＰＵと３２ビットバス幅のビデオ回路におい
て、ビデオメモリに対するＣＰＵリードで８ビット，１
６ビットのアクセスが３２ビットと同タイミングの場
合、ＣＰＵのアクセスがランダムなアドレスをアクセス
する場合はそれぞれのビット数分のリードアクセスで行
なっても、またすべてのリードアクセスを３２ビットア
クセスとして行なっても、パフォーマンスには全く影響
はない。従ってビデオメモリに対するアクセスは、８ビ
ットアクセスにせよ１６ビットアクセスにせよ、常に３
２ビットアクセスを行なうとする。

【０００５】しかしＣＰＵが連続したビデオアドレスへ
のリードアクセスにきた場合、そのアクセスが８ビット
または１６ビットの連続アクセスであれば、前回リード
したビデオメモリ領域を再度アクセスする必要がある。
すなわち８ビット幅の連続リードアクセスの場合、３２
ビット中の最初の８ビットを、次のアクセスではアドレ
スに対し同じ３２ビットデータをリードして２番目の８
ビットを、次のアクセスでは同３２ビットデータをリー
ドしたうちの３番目の８ビットを、さらに次のアクセス
では３２ビットデータをリードしたうちの最後の８ビッ
トをＣＰＵにかえすこととなる。１６ビットビデオメモ
リに対しても同じである。

【０００６】従って、ＣＰＵのビデオメモリに対する連
続リードにおいては、３２ビットアクセス以外のアクセ
スにおいて、同一ビデオアドレスへのメモリリードアク
セスを複数回行なうため、これを１回のビデオメモリア
クセスで実現できればパフォーマンスの向上がはかれ
る。

【０００７】

【課題を解決するための手段】本発明の情報処理装置
は、ＣＰＵからの命令に従って、ビデオメモリに対して
リード／ライトを行う情報処理装置において、前記ＣＰ
Ｕが読み出し指定したアドレスに対応する前記ビデオメ
モリからの読みだしデータを、前記ＣＰＵに送出すると
共にラッチ手段にラッチするリードバッファ回路と、前
記ＣＰＵの読み出し指定したアドレスが、前回ＣＰＵが
読み出し指定したアドレスの一部あるいは全部であった
場合、前記リードバッファ回路から読み出しデータを送
出する手段とを有することを特徴とする。

【０００８】

【作用】ｎビットデータバス幅を持つＣＰＵとｎビット
バス幅のビデオ回路において、ビデオメモリに対するｎ
１ビット，ｎ２ビット，ｎ３ビット等（ｎ１、ｎ２、ｎ
３はｎ以下）のアクセスがすべて同タイミングでメモリ
リードすることができる構成の場合、ＣＰＵのビデオメ
モリに対するリードを常にｎビットアクセスで行ない、
そのデータをすべて保持して必要なデータビット数分を
ＣＰＵにかえす。さらに、次のビデオアクセスがメモリ
リードアクセスで、かつリードアドレスが直前のリード
アクセスでリードを行なったｎビットデータのバンク内
であることを認識（ヒット）した場合には、ビデオメモ
リに対してのリードアクセスは行なわず、バッファ内に
保持されたデータの必要ビット数分のデータをＣＰＵに
かえす。

【０００９】

【実施例】以下に本発明を好適に示す一実施例を説明す
る。図１に本実施例のブロック図を示す。ＣＰＵ１００
からはＣＰＵのステイタス信号１０２，ＣＰＵのアドレ
スバス１０３，ＣＰＵのデータバス１０４が入出力さ
れ、各システムに接続されるほか、ビデオ回路１０１と
も接続されている。

【００１０】コマンド生成回路１１１は１０２よりＣＰ
Ｕのステイタスを受けとり、またアドレス制御回路１１
３よりビデオメモリに対するアクセスであること知らせ
る信号１９１を認識し、タイミング制御回路１１２に対
してＶＭＲＤ信号１６１，ＶＭＷＲ信号１６２を発生し
てビデオアクセスを開始させる。ＶＭＲＤ信号１６１は
ビデオメモリに対するリードコマンドであり、またＶＭ
ＷＲ信号１６２はビデオメモリに対するライトコマンド
である。１６１，１６２はビデオメモリに対するアクセ
スを開始させるためのトリガとなる。コマンド生成回路
１１１はタイミング制御信号１１２からＶＲＤＹ信号１
６３を受け取ることでＣＰＵ１００にビデオアクセスを
終了したことを伝える。

【００１１】アドレス制御回路１１３はＣＰＵのアドレ
スバス１０３を受けとり、またタイミング制御回路１１
２からタイミング信号１９２をもらいビデオメモリ１１
６に対するビデオメモリアドレス１７１を生成する。ビ
デオメモリ１１６は８ビットのメモリ１２１〜１２４の
４個構成で３２ビットのアクセスが可能であり、１画面
（１プレーン）分のプレーン方式のメモリである。ビデ
オメモリアドレス１７１は１２１〜１２４のすべてに入
力される。またアドレス制御回路１１３はコマンド生成
回路１６１からＶＭＲＤ信号１６１をもらい、ビデオメ
モリリード時に前回のリードアドレスと同一３２ビット
内のアクセスであることを示す信号として、ＶＭＲＤ信
号１６１のタイミングでＨＩＴ信号１７２を出力する。
ビデオに対してのリードアクセスが前回のリードアクセ
スと同一３２ビット内のアクセスかどうかということ
は、アドレス制御回路１１３で直前のビデオリード命令
時のアドレスを保持しておき、これからリードを実行し
ようとするアドレスの取り込み時にそのアドレスと保持
されているアドレスを比較し、それらが同一バンク（３
２ビット）内であるかどうかを認識する。

【００１２】タイミング制御回路１１２はＶＭＲＤ信号
１６１，ＶＭＷＲ信号１６２，ＨＩＴ信号１７２，及び
出力のＶＲＤＹ信号１６３によりビデオメモリ１１６に
対する各種アクセス信号を生成している。１２１〜１２
４全てにＲＡＳ信号１８１，ＷＥ信号１８２，ＯＥ信号
１８３が、また１２１にＣＡＳ０信号１８４，１２２に
ＣＡＳ１信号１８５，１２３にＣＡＳ２信号１８６，１
２４にＣＡＳ３信号１８７が接続される。

【００１３】ここではＣＡＳ信号を４本，ＷＥ信号を１
本，ＯＥ信号を１本の構成としているが、同ビデオＲＡ
Ｍを用いＣＡＳ信号を１本，ＷＥ信号を４本，ＯＥ信号
を１本の構成としてもよい。また、８ビットよりビット
幅が大きいメモリを用いる場合でも、通常それらのメモ
リは８ビット単位でアクセスできる仕様となっているた
め問題はない。

【００１４】ＣＰＵのデータバス１０４は３２ビットの
バス幅で構成されている。ライト系は１３１〜１３４と
してライトバッファ１１４を通過し３２ビットライトデ
ータをすべてバッファリングしビデオメモリデータ１４
１〜１４４としてビデオメモリ１１６にライトデータを
送る。１３１〜１３４，１４１〜１４４はそれぞれ８ビ
ット構成となっていて、１４１〜１４４はビデオメモリ
１２１〜１２４に接続される。 ライトバッファ１１４
は普段はスルー状態であるが、ＶＭＲＤ信号１６１が”
０”の時は３−ＳＴＡＴＥの状態となる。

【００１５】リード系はビデオメモリ１１６からリード
されたビデオメモリデータ１４１〜１４４がリードバッ
ファ１１５にて３２ビットすべてラッチされ、１５１〜
１５４となってＣＰＵのデータバス１０４に接続され、
ＣＰＵリードデータとなる。１５１〜１５４も８ビット
構成となっている。

【００１６】図２にリードバッファ１１５の内部回路を
示す。ビデオメモリデータ１４１〜１４４はそれぞれ８
ビットラッチ回路２１１〜２１４に入力し、ＨＩＴ信号
１７２が”０”の時に取り込まれ、そのデータは２０１
〜２０４のバッファを介してＣＰＵのリードデータ１５
１〜１５４となる。２０１〜２０４はＶＭＲＤ信号１６
１が”０”の時のみスルーとなり、それ以外は３−ＳＴ
ＡＴＥの状態となる。ビデオリード時のデータはビデオ
メモリ１１６からＣＰＵ１００へ向かうが、それ以外は
ＣＰＵデータバス１０４上のデータはライトバッファ１
１４を経由してビデオメモリ１１６を向いている。従っ
てライトバッファ１１４，リードバッファ１１５によ
り、ＣＰＵ側，ビデオ側ともデータのぶつかりはない。

【００１７】ライトデータ１３１〜１３４，ビデオメモ
リデータ１４１〜１４４，リードデータ１５１〜１５４
はそれぞれ８ビットのデータバスを示しているが、これ
はＣＰＵの最小アクセスビット単位が８ビットである
他、８ビット幅のビデオメモリ１２１〜１２４を使用し
ているために分けてかいている。

【００１８】次に具体的なチャートを用いてビデオメモ
リに対するライト系，リード系の説明を行なう。ビデオ
用のクロックはここでは考慮にいれていない。

【００１９】図３はビデオライト時のタイミングチャー
トである。ＶＭＷＲ信号１６２によりライト命令が下が
ると、それと同時に１６３が下がり、処理を延ばす。ビ
デオメモリアドレス１７１，ＲＡＳ信号１８１，ＷＥ信
号１８２，及びアクセスのバイトに対応する位置のＣＡ
Ｓ信号（１８４〜１８７）が変化し、ＣＡＳ信号に対応
するビデオメモリデータ（１４１〜１４４）がそれに対
応するメモリ（１２１〜１２４）にライトされる。１４
１〜１４４はライトバッファ１１４からデータがすべて
送られてくるが、ＣＡＳ信号（１８４〜１８７）の下が
らないメモリに対するデータは無効である。ここでは８
ビット，１６ビット，３２ビットのアクセス例を示して
いる。尚、ビデオメモリライトアクセスに対するデータ
が十分保持されてからＶＲＤＹ信号１６３，ついでＶＭ
ＷＲ信号１６２が解除され、一回のビデオライトアクセ
スが終了する。ビデオライトアクセスに関しては従来と
同じ方法を用いている。

【００２０】図４にビデオリード時のタイミングチャー
トを示す。ここではバイトアクセスで説明している。ま
ずアドレス４ｎ（ｎは整数）にビデオリードアクセスが
くると、ＶＭＲＤ信号１６１が下がり、それと同時にＶ
ＲＤＹ１６３が下がって処理を延ばす。ビデオメモリア
ドレス１７１，ＲＡＳ信号１８１，ＯＥ信号１８３，及
び全てのＣＡＳ信号（１８４〜１８７）が変化し、メモ
リ１２１〜１２４からビデオメモリデータ（１４１〜１
４４）３２ビットをすべてリードする。この時ＨＩＴ信
号１７２は”０”となり、３２ビット分のデータは８ビ
ットラッチ回路２１１〜２１４に取り込まれ、ＣＰＵリ
ードデータ１５１〜１５４として出力するが、ＣＰＵで
はアドレス４ｎに対応する１５１のデータのみが取り込
まれる。ビデオメモリに対するリードアクセスが終了し
て２１１〜２１４がラッチ終了後、ＶＲＤＹ信号１６
３，ついでＶＭＲＤ信号１６１が終了し、一回のビデオ
リードアクセスが終わる 。

【００２１】次にアドレス（４ｎ＋１）にビデオリード
アクセス１６１（ＶＭＲＤ信号）が入った場合、直前に
行われたビデオリードが同バンク内（同一３２ビット
内）のリードアクセスであるため、メモリアクセスにい
く必要がない。前回のアクセスで本アドレスのリードデ
ータは保持されているため、ＨＩＴ信号１７２は出力せ
ず（”１”のまま）、即座に１５２としてＣＰＵにリー
ドデータを出力する。この時は処理を延ばす必要がない
ため、ＶＲＤＹ信号１６３は変化しない。次に続くアド
レス（４ｎ＋２），（４ｎ＋３）についても同様であ
る。

【００２２】その後アドレス４（ｎ＋１）に対するビデ
オリードアクセスでは、先ほどのバンクと異なるバンク
のメモリをリードするため、ＨＩＴ信号１７２は”０”
を出力し、２１１〜２１４は更新され、リードデータ１
５１をＣＰＵにかえす。以下同様にアドレス４（ｎ＋
１）＋１，・・・と続いていく。

【００２３】本実施例においては、ビデオメモリに対す
るリードアクセスで同一バンク（３２ビット）の８ビッ
ト，１６ビットアクセスが連続してきた時に非常に有効
である。ビデオメモリに対してのＶＭＲＤ信号１６１が
発生してからＶＲＤＹ信号１６３により処理を延ばされ
ていた時間がなくなり、ＶＭＲＤ信号１６１が即座に解
除され、次のＣＰＵ処理が入るまでの時間を短縮でき、
ビデオリードアクセスの高速化がはかれる。特にＣＰＵ
のクロックとビデオのクロックが非同期であった場合
は、ビデオのクロックでＶＭＲＤ信号１６３をサンプリ
ングする必要がなく、ビデオクロックで同期化させるタ
イムロスがなくなるため、さらに時間短縮ができる。

【００２４】初期のパーソナルコンピュータ（８ビッ
ト，１６ビット）で開発されたアプリケーションソフト
においては、８ビット，１６ビットのデータバスサイズ
しか使われていないため、連続ビデオリードアクセスは
頻度が高く、本実施例を用いての高速化が非常に期待で
きる。また、現状の３２ビットで作られたアプリケーシ
ョンソフトにおいて、今後６４ビットＣＰＵと６４ビッ
ト幅のビデオ回路で用いる時に同様の効果が期待でき
る。

【００２５】ここでは３２ビットＣＰＵと３２ビット幅
の１画面（単プレーン）のビデオメモリ回路を想定した
が、ライトバッファ１１４、リードバッファ１１５、ビ
デオメモリ１１６を複数組持ち、Ｉ／Ｏ命令によってバ
ンク切り替えして使用することにより、多色表示への応
用が可能である。

【００２６】また３２ビットＣＰＵでビデオメモリのバ
ス幅を６４ビット構成にした場合、また２５６色等の多
色表示システムにおいてビデオメモリを大量に使用して
バス幅を広げた場合等は、１回のリードデータの幅が広
がる分ビデオメモリリードの高速化には有効である。

【００２７】さらに、今後パックド・ピクセル方式の多
色（２５６色，１６７７万色）表示のビデオシステムが
増加してくると考えられるが、この場合も本実施例を適
用することにより、ビデオ回路のバス幅いっぱいにデー
タを先読みすることで連続リードの高速化が実現でき
る。

【００２８】次に本実施例のより現実的な構成につい
て、図５を使って説明する。図５は図１の構成を一部簡
略し、ＣＰＵ１００からのコマンドにより特定の直線、
円、塗り潰し等の描画をビデオメモリ１１６に対して高
速に行う描画チップ５０２、ビデオメモリ１１６のデー
タをＣＲＴ５０５に表示する表示ブロック５０４を追加
している。描画チップ５０２はＧＤＣ（μＰＤ７２２０
等）、グラフィックアクセラレータ等がこれに相当し、
ＣＰＵ１００に負担をかけずに大容量のビデオメモリに
対して高速に描画するには必須の構成である。ビデオ制
御回路５０１は図１のコマンド生成回路１１１、タイミ
ング制御回路１１２、アドレス制御回路１１３から成っ
ており、前述したＨＩＴ信号１７２が出力されている。
データバッファ５０３は図１のライトバッファ１１４、
リードバッファ１１５から成っている。

【００２９】本構成の場合、ビデオメモリ１１６へのア
クセスはＣＰＵ１００、描画チップ５０２、表示ブロッ
ク５０４の３か所から行われることになる。前回ＣＰＵ
１００が書き込んだビデオメモリ１１６のアドレスに対
し、再度ＣＰＵ１００がアクセスした場合、ビデオ制御
回路５０１でそのアドレスを比較し、同一の場合はＨＩ
Ｔ信号１７２をアクティブにし、データバッファ５０３
から前回のデータを直接ＣＰＵ１００に返すことは、前
述した。ところがＣＰＵ１００が書いたアドレスのデー
タを、次に描画チップが書き換えてしまう場合が想定さ
れる。この際、ＣＰＵ１００が前回と同一アドレスにア
クセスすると書き換えられたデータをデータバッファ５
０３から読み込むことになり不具合が生じる。

【００３０】よって描画チップ５０２によって描画した
場合は、ＨＩＴ信号１７２を強制的にネガティブをする
ようにビデオ制御回路５０１で制御する。この場合、Ｃ
ＰＵ１００の指定するアドレスが前回と一致しても、Ｈ
ＩＴ信号１７２がネガティブであるので、データバッフ
ァ５０３から直接読むことはせず、ビデオメモリ１１６
に再度アクセスすることになる。ＨＩＴ信号１７２の制
御は描画チップ５０２のすべてのアクセスに対応して行
っても良いし、前回のＣＰＵ１００のアクセスしたアド
レスと同一のアドレスにアクセスした時のみ行っても良
いが、後者はより構成が複雑になる。

【００３１】次に、本発明と同一出願人による国際公開
ＷＯ９２／１３３１４号の方式を採用した本実施例の
応用例を図６、７を使って説明する。国際公開 ＷＯ９
２／１３３１４号の明細書中の図２では４ビット幅のメ
モリを４個用いて１６ビットの一括アクセスを実現し、
またＡからｄまでの４枚のプレーンを想定している。

【００３２】図７は本実施例の図６の構成によるメモリ
マップを示している。８ビット幅のメモリ０、メモリ
１、メモリ２、メモリ３に、プレーン０、プレーン１、
プレーン２、プレーン３のデータを交互に配置してい
る。図６のビデオ制御回路６０１は、ＣＰＵ１００から
通常のプレーンデータの配置に見えるようにアドレス変
換を行っている（詳しくは国際公開 ＷＯ９２／１３３
１４号参照）。

【００３３】図６の構成を説明する。ＣＰＵ１００、Ｃ
ＰＵのステイタス信号１０２、ＣＰＵのアドレスバス１
０３、ＣＰＵのデータバス１０４、ビデオメモリ０＿１
２１、ビデオメモリ１＿１２２、ビデオメモリ２＿１２
３、ビデオメモリ３＿１２４、ビデオメモリデータ１４
１、１４２、１４３、１４４、ビデオメモリアドレス１
７１、ＨＩＴ信号１７１、ＣＡＳ信号１８４、１８５、
１８６、１８７、描画チップ５０２、データバッファ５
０３、表示ブロック５０４、ＣＲＴ５０５は図１、図５
での説明と同等の機能を有する。ビデオ制御回路６０１
は図５のビデオ制御回路５０１に図７のメモリ構成を制
御する手段を付加したものである。ＲＡＳ、ＷＥ、ＯＥ
信号６１３はビデオ制御回路６０１に対応してメモリ
０、１、２、３を制御する信号である。

【００３４】このような構成にすると、ビデオメモリを
８ビット＊４個のまま、メモリをマッピングすることで
４プレーン方式（２4 ＝１６色表示）が実現できる。つ
まりデータバッファ５０３は３２ビット構成であって
も、４プレーン分のビデオデータをバッファリングでき
ることになる。さらに８ビット＊８個のビデオメモリを
使用した場合は６４ビットを１バンクとみなし、８プレ
ーン方式（２8 ＝２５６色表示）を実現できる。

【００３５】以上本実施例によれば、一度ビデオメモリ
リードしたビデオデータをバッファし、次回にその近傍
のアドレスが指定された際には、バッファしたデータを
返すので、ビデオメモリへのアクセスが減り、高速処理
を実行することができる。

【００３６】

【発明の効果】本発明によれば、ビデオメモリからのデ
ータのリードが、極めて高速に行えるという効果を有す
る。

【図面の簡単な説明】

【図１】本発明の一実施例の回路構成ブロック図

【図２】リードバッファ回路

【図３】ビデオライト時のタイミングチャート

【図４】ビデオリード時のタイミングチャート

【図５】実施例に描画回路を付加した構成図

【図６】実施例の応用例を示す構成図

【図７】実施例の応用例のメモリマップを示す図

【符号の説明】

１００ ＣＰＵ １０１ ビデオ回路 １０２ ＣＰＵのステイタス信号 １０３ ＣＰＵのアドレスバス １０４ ＣＰＵのデータバス １１１ コマンド生成回路 １１２ タイミング制御回路 １１３ アドレス制御回路 １１４ ライトバッファ １１５ リードバッファ １１６ ビデオメモリ １２１ ビデオメモリ０ １２２ ビデオメモリ１ １２３ ビデオメモリ２ １２４ ビデオメモリ３ １３１ ライトデータ０ １３２ ライトデータ１ １３３ ライトデータ２ １３４ ライトデータ３ １４１ ビデオメモリデータ０ １４２ ビデオメモリデータ１ １４３ ビデオメモリデータ２ １４４ ビデオメモリデータ３ １５１ リードデータ０ １５２ リードデータ１ １５３ リードデータ２ １５４ リードデータ３ １６１ ＶＭＲＤ信号 １６２ ＶＭＷＲ信号 １６３ ＶＲＤＹ信号 １７１ ビデオメモリアドレス １７２ ＨＩＴ信号 １８１ ＲＡＳ信号 １８２ ＷＥ信号 １８３ ＯＥ信号 １８４ ＣＡＳ０信号 １８５ ＣＡＳ１信号 １８６ ＣＡＳ２信号 １８７ ＣＡＳ３信号 １９０ アドレス ２０１ ８ビットリードバッファ０ ２０２ ８ビットリードバッファ１ ２０３ ８ビットリードバッファ２ ２０４ ８ビットリードバッファ３ ２１１ ８ビットラッチ回路０ ２１２ ８ビットラッチ回路１ ２１３ ８ビットラッチ回路２ ２１４ ８ビットラッチ回路３ ５０１ ビデオ制御回路 ５０２ 描画チップ ５０３ データバッファ ５０４ 表示ブロック ５０５ ＣＲＴ ６０１ ビデオ制御回路 ６１３ ＲＡＳ、ＷＥ、ＯＥ信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵからの命令に従って、ビデオメモ
   リに対してリード／ライトを行う情報処理装置におい
   て、 前記ＣＰＵが読み出し指定したアドレスに対応する前記
   ビデオメモリからの読みだしデータを、前記ＣＰＵに送
   出すると共にラッチ手段にラッチするリードバッファ回
   路と、 前記ＣＰＵの読み出し指定したアドレスが、前回ＣＰＵ
   が読み出し指定したアドレスの一部あるいは全部であっ
   た場合、前記リードバッファ回路から読み出しデータを
   送出する手段と、を有することを特徴とする情報処理装
   置。
2. 【請求項２】請求項１記載の情報処理装置であって、前
   記ＣＰＵの読み出し指定したアドレスに対応する、前記
   ビデオメモリのデータの変更があった場合に、前記リー
   ドバッファ回路のデータを無効にする手段を有すること
   を特徴とする情報処理装置。