JPH0481177A - 画面合成回路 - Google Patents
画面合成回路Info
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- JPH0481177A JPH0481177A JP19323590A JP19323590A JPH0481177A JP H0481177 A JPH0481177 A JP H0481177A JP 19323590 A JP19323590 A JP 19323590A JP 19323590 A JP19323590 A JP 19323590A JP H0481177 A JPH0481177 A JP H0481177A
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- 230000015572 biosynthetic process Effects 0.000 title description 4
- 238000003786 synthesis reaction Methods 0.000 title description 4
- 239000000203 mixture Substances 0.000 claims description 14
- 239000002131 composite material Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000012805 post-processing Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
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- Studio Circuits (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(概 要〕
テレビ会議システム等において用いられるテレビ画面の
合成回路に関し、 回路構成が簡略化された画面合成回路を実現することを
目的とし、 背景の画像データを記憶する背景データメモリと、前景
の画像データを記憶する前景データメモリと、両画像デ
ータを合成した画像データを記憶するバッファメモリと
、選択信号の一方の値により該背景データメモリ及びバ
ッファメモリに対するそれぞれのアドレスを発生する背
景用アドレス発生部と、該選択信号の他方の値により該
前景データメモリ及びバッファメモリに対するそれぞれ
のアドレスを発生する前景用アドレス発生部と、該選択
信号の一方の値により最初に該背景用アドレスを選IR
シ、その後に該選択信号の他方の値により前景用アドレ
スを選択して該バッファメモリに与える第1のセレクタ
と、該選択信号の一方の値により最初に該背景データメ
モリからの背景デクを選択し、その後に該選択信号の他
方の値により該前景メモリからの前景データを選択して
バッファメモリに与える第2のセレクタとで構成する。
合成回路に関し、 回路構成が簡略化された画面合成回路を実現することを
目的とし、 背景の画像データを記憶する背景データメモリと、前景
の画像データを記憶する前景データメモリと、両画像デ
ータを合成した画像データを記憶するバッファメモリと
、選択信号の一方の値により該背景データメモリ及びバ
ッファメモリに対するそれぞれのアドレスを発生する背
景用アドレス発生部と、該選択信号の他方の値により該
前景データメモリ及びバッファメモリに対するそれぞれ
のアドレスを発生する前景用アドレス発生部と、該選択
信号の一方の値により最初に該背景用アドレスを選IR
シ、その後に該選択信号の他方の値により前景用アドレ
スを選択して該バッファメモリに与える第1のセレクタ
と、該選択信号の一方の値により最初に該背景データメ
モリからの背景デクを選択し、その後に該選択信号の他
方の値により該前景メモリからの前景データを選択して
バッファメモリに与える第2のセレクタとで構成する。
本発明は、画面合成回路に関し、特にテレビ会議システ
ム等において用いられるテレビ画面の合成回路に関する
ものである。
ム等において用いられるテレビ画面の合成回路に関する
ものである。
テレビ会議においては、会議の進行を効率的に進めるた
め、異なった2種類の画面を、一方を背景とし他方を何
らかの形で部分化して前景とじて1画面に合成して表示
する必要がある。
め、異なった2種類の画面を、一方を背景とし他方を何
らかの形で部分化して前景とじて1画面に合成して表示
する必要がある。
(従来の技術:
第5図は、従来から用いられている画面合成回路の構成
を示したもので、図中、1は背景の画像データを記憶す
る背景データメモリ、2は前景の画像データを記憶する
前景データメモリ、3はこられ両画像データを合成した
画像データを記憶するバッファメモリ、4は背景データ
メモリ1及びバッファメモリ3に対するそれぞねのアド
レスを発生する背景用アドレス発生部、5は前景データ
メモリ2及びバッファメモリ3に対するそ名ぞれのアド
レスを発生する前景用アドレス発生部、6は背景用アド
レス発生部からバッファメモリ3へのアドレスか又は前
景用アドレス発生部からバッファメモリ3へのアドレス
を選1尺する第1のセレクタ、7は背景データメモリ1
からの背景データか又は前景メモリ2からの前景データ
を選択してバッファメモリ3に与える第2のセレクタ、
そして、8は画面上の現在のアドレスと前景画面の合成
アドレスとを比較して両セレクタ6及び7の切替選択信
号を発生すると共に前景用アドレス発生部5のアドレス
発生を開始させる比較器である。
を示したもので、図中、1は背景の画像データを記憶す
る背景データメモリ、2は前景の画像データを記憶する
前景データメモリ、3はこられ両画像データを合成した
画像データを記憶するバッファメモリ、4は背景データ
メモリ1及びバッファメモリ3に対するそれぞねのアド
レスを発生する背景用アドレス発生部、5は前景データ
メモリ2及びバッファメモリ3に対するそ名ぞれのアド
レスを発生する前景用アドレス発生部、6は背景用アド
レス発生部からバッファメモリ3へのアドレスか又は前
景用アドレス発生部からバッファメモリ3へのアドレス
を選1尺する第1のセレクタ、7は背景データメモリ1
からの背景データか又は前景メモリ2からの前景データ
を選択してバッファメモリ3に与える第2のセレクタ、
そして、8は画面上の現在のアドレスと前景画面の合成
アドレスとを比較して両セレクタ6及び7の切替選択信
号を発生すると共に前景用アドレス発生部5のアドレス
発生を開始させる比較器である。
このような構成の実施例の動作を第6図を参照して以下
に説明する。
に説明する。
まず、背景用アドレス発生部4からは常に背景用アドレ
スがクロック(図示せず)に従って発生されており、メ
モリlには背景データを読み出すためのアドレスが、そ
してセレクタ6にはバッファメモリ3に記憶するための
アドレスがそれぞれ送られている。
スがクロック(図示せず)に従って発生されており、メ
モリlには背景データを読み出すためのアドレスが、そ
してセレクタ6にはバッファメモリ3に記憶するための
アドレスがそれぞれ送られている。
即ち、最初に背景Aの左上のアドレスA1が背景用アド
レス発生部4から発生されて背景データメモリ1へ送ら
れ、これに従ってメモリ1はそのアドレスに対応する背
景データをセレクタ7へ出力する。
レス発生部4から発生されて背景データメモリ1へ送ら
れ、これに従ってメモリ1はそのアドレスに対応する背
景データをセレクタ7へ出力する。
このとき、比較器8では現在のアドレスが画面合成アド
レスB1にまで達していないと判定するのでその出力信
号(例えば論理°“0°゛)によりセレクタ6は背景用
アドレスを選択してバッファメモリ3へ送り、セレクタ
7は背景データメモリIからの背景データを選択してバ
ッファメモリ3に送る。
レスB1にまで達していないと判定するのでその出力信
号(例えば論理°“0°゛)によりセレクタ6は背景用
アドレスを選択してバッファメモリ3へ送り、セレクタ
7は背景データメモリIからの背景データを選択してバ
ッファメモリ3に送る。
このような背景データをバッファメモリ3に記憶して行
くと、まずアドレスB1で画面合成アドレスの最初の点
に達するので、比較器8の出力信号(論理“1゛)によ
りセレクタ6及び7は切り替えられ、前景用アドレスと
これに対応する前景データが選択されてバッファメモリ
3に送られるようになる。
くと、まずアドレスB1で画面合成アドレスの最初の点
に達するので、比較器8の出力信号(論理“1゛)によ
りセレクタ6及び7は切り替えられ、前景用アドレスと
これに対応する前景データが選択されてバッファメモリ
3に送られるようになる。
このため、比較器8は前景用アドレス発生部5を付勢し
てアドレスB1の時点から前景用アドレスを発生させる
ようにする。
てアドレスB1の時点から前景用アドレスを発生させる
ようにする。
そして、アドレスがA2になると、今度は背景画面だけ
になるので、比較器8の出力信号はまた元に戻り(”0
”)となる。
になるので、比較器8の出力信号はまた元に戻り(”0
”)となる。
従って、アドレスA2から次のラインのアドレスB2ま
では背景用アドレスと背景データとがセレクタ6.7に
よって選択されてへソファメモリ3に送られ、アドレス
B2で再び前景用アドレスと前景データとがセレクタ6
.7によって選択されてバッファメモリ3に送られる。
では背景用アドレスと背景データとがセレクタ6.7に
よって選択されてへソファメモリ3に送られ、アドレス
B2で再び前景用アドレスと前景データとがセレクタ6
.7によって選択されてバッファメモリ3に送られる。
このようにしてアドレスA4まで前景用アドレスと前景
データとが選択的にバッファメモリ3に送られ、その後
は最後の画面アドレスA5に至るまで背景用アドレスと
データとがバッファメモリ3に送られることとなる。
データとが選択的にバッファメモリ3に送られ、その後
は最後の画面アドレスA5に至るまで背景用アドレスと
データとがバッファメモリ3に送られることとなる。
そして、このようにして得た合成画面アドレスとデータ
とによりバッファメモリ3から読み出されると実際に第
6図のような合成画面が表示されることとなる。
とによりバッファメモリ3から読み出されると実際に第
6図のような合成画面が表示されることとなる。
このような従来例の場合には、背景と前景のアドレスと
データを頻繁に切り替えて画面合成用のバッファメモリ
に送るので、かかる切替制御の動作を実現するために回
路構成が複雑になるという問題点があった。
データを頻繁に切り替えて画面合成用のバッファメモリ
に送るので、かかる切替制御の動作を実現するために回
路構成が複雑になるという問題点があった。
従って、本発明は、回路構成が簡略化された画面合成回
路を実現することを目的とする。
路を実現することを目的とする。
上記の課題を解決するため、本発明に係る画面合成回路
では、第1図に原理的シこすように、背景の画像データ
を記憶する背景データメモリ1と、前景の画像データを
記憶する前景データメモリ2と、両画像データを合成し
た画像データを記憶するバッファメモリ3と、選択信号
の一方の値により該背景データメモリ1及びバッファメ
モリ3に対するそれぞれのアドレスを発生する背景用ア
ドレス発生部4と、該選択信号の他方の値により該前景
データメモリ2及びバッファメモリ3に対するそれぞれ
のアドレスを発生する前景用アドレス発生部5と、該選
択信号の一方の値により最初に該背景用アドレスを選択
し、その後に該選択信号の他方の値により前景用アドレ
スを選択して該バッファメモリ3に与える第1のセレク
タ6と、該選択信号の一方の値により最初に該背景デー
タメモリ1からの背景データを選択し、その後に該選択
信号の他方の値により該前景メモリ2からの前景データ
を選択してバッファメモリ3に与える第2のセレクタ7
とを備えている。
では、第1図に原理的シこすように、背景の画像データ
を記憶する背景データメモリ1と、前景の画像データを
記憶する前景データメモリ2と、両画像データを合成し
た画像データを記憶するバッファメモリ3と、選択信号
の一方の値により該背景データメモリ1及びバッファメ
モリ3に対するそれぞれのアドレスを発生する背景用ア
ドレス発生部4と、該選択信号の他方の値により該前景
データメモリ2及びバッファメモリ3に対するそれぞれ
のアドレスを発生する前景用アドレス発生部5と、該選
択信号の一方の値により最初に該背景用アドレスを選択
し、その後に該選択信号の他方の値により前景用アドレ
スを選択して該バッファメモリ3に与える第1のセレク
タ6と、該選択信号の一方の値により最初に該背景デー
タメモリ1からの背景データを選択し、その後に該選択
信号の他方の値により該前景メモリ2からの前景データ
を選択してバッファメモリ3に与える第2のセレクタ7
とを備えている。
第1回に示す本発明では、選択信号が一方の値を示して
いるとき、背景用アドレス発生部4がアドレス発生を開
始し、これによってメモリ1から背景データが読み出さ
れる。
いるとき、背景用アドレス発生部4がアドレス発生を開
始し、これによってメモリ1から背景データが読み出さ
れる。
また、選択信号が一方の値ではセレクタ6.7は背景用
のアドレスとデータをそれぞれ選択するようになってい
るので、バッファメモリ3には背景用アドレスとそのデ
ータが与えられ、アドレスに対応してデータが記憶され
る。
のアドレスとデータをそれぞれ選択するようになってい
るので、バッファメモリ3には背景用アドレスとそのデ
ータが与えられ、アドレスに対応してデータが記憶され
る。
このようにして第2図に示すように、まず背景画面のデ
ータ■がバッファメモリ3に記憶される。
ータ■がバッファメモリ3に記憶される。
これにより選択信号は一方の値から他方の値に切り替わ
るので、今度は前景用アドレス発生部5がアドレス発生
を開始すると共にセレクタ6.7は前景のアドレスとデ
ータをそれぞれ選択するように切り替えられる。
るので、今度は前景用アドレス発生部5がアドレス発生
を開始すると共にセレクタ6.7は前景のアドレスとデ
ータをそれぞれ選択するように切り替えられる。
従って、バッファメモリ3には第2図に示すように前景
データ■が上書きされて合成画面が得られることとなる
。
データ■が上書きされて合成画面が得られることとなる
。
このように、簡単な回路構成で複雑な動作を伴うこと無
く画面合成のためのデータが得られる。
く画面合成のためのデータが得られる。
第3図は、第1図に示した本発明に係る画面合成回路の
一実施例を示したもので、この実施例では、画像符号化
/復号化装置のメモリ部を示しており、画像データは復
号化部11から出力されて後処理部16から合成画面デ
ータとして出力されるところが示されている。
一実施例を示したもので、この実施例では、画像符号化
/復号化装置のメモリ部を示しており、画像データは復
号化部11から出力されて後処理部16から合成画面デ
ータとして出力されるところが示されている。
また、背景データメモリ1と前景データメモリ2とはメ
インメモリ12として合体されており、そのアドレスと
しては、復号化部11からのアドレスと転送アドレス生
成部14からのアドレスとをセレクタ13によって選択
されたアドレスを受けるようになっている。また、転送
アドレス生成部14は第1図に示した背景用アドレス発
生部4及び前景用アドレス発生部5の各アドレス発生を
行・うちのであり、セレクタ15は転送アドレス生成部
14からのアドレスとバッファメモリ続出アドレスとを
選択するものである。
インメモリ12として合体されており、そのアドレスと
しては、復号化部11からのアドレスと転送アドレス生
成部14からのアドレスとをセレクタ13によって選択
されたアドレスを受けるようになっている。また、転送
アドレス生成部14は第1図に示した背景用アドレス発
生部4及び前景用アドレス発生部5の各アドレス発生を
行・うちのであり、セレクタ15は転送アドレス生成部
14からのアドレスとバッファメモリ続出アドレスとを
選択するものである。
次にこのような実施例の動作を第4回に示したメインメ
モリ12のアドレス空間を参照して以下に説明する。
モリ12のアドレス空間を参照して以下に説明する。
まず、復号化部11で復号化された画像データはセレク
タ13を介して与えられたアドレスに従って第4図に示
すように背景データはアドレスr 0FFF J〜r
0000 Jに、前景データはアドレスr IFFF
J〜’ 1000 Jに格納される。これは例えば1百
面分に相当する領域である。
タ13を介して与えられたアドレスに従って第4図に示
すように背景データはアドレスr 0FFF J〜r
0000 Jに、前景データはアドレスr IFFF
J〜’ 1000 Jに格納される。これは例えば1百
面分に相当する領域である。
この後、転送が開始されるときにはセレクタ13は転送
アドレス生成部14の側に切り替えられるので、まずメ
インメモリ12の背景領域のアドレスが転送アドレス生
成部14から順次指定されて行き、それに対応した背景
データが読み出されると共にやはり転送アドレス生成部
14で生成された書込アドレスをセレクタ15を介して
バッファメモリ3が受けることにより、メインメモリI
2の続出データをその書込アドレスに順次書き込んで行
い1画面分の書き込みを行う。
アドレス生成部14の側に切り替えられるので、まずメ
インメモリ12の背景領域のアドレスが転送アドレス生
成部14から順次指定されて行き、それに対応した背景
データが読み出されると共にやはり転送アドレス生成部
14で生成された書込アドレスをセレクタ15を介して
バッファメモリ3が受けることにより、メインメモリI
2の続出データをその書込アドレスに順次書き込んで行
い1画面分の書き込みを行う。
そして、今度は転送アドレス生成部14が外部よりメイ
ンメモリ12の前景領域アドレスr IFFF」〜rl
o00J中の最初の切出位置のアドレスとその終了のア
ドレスとをパラメータとして受けることにより、そのア
ドレスをセレクタ13を介してメインメモリ12に与え
ることにより、対応する前景データを読み出す。
ンメモリ12の前景領域アドレスr IFFF」〜rl
o00J中の最初の切出位置のアドレスとその終了のア
ドレスとをパラメータとして受けることにより、そのア
ドレスをセレクタ13を介してメインメモリ12に与え
ることにより、対応する前景データを読み出す。
転送アドレス生成部14はの前景領域のデータをバッフ
ァメモリ3に書き込むためのアドレスを生成することが
でき、これをセレクタ15を介してバッファメモリ3に
送ることにより、メインメモリ12から読み出された前
景データはバッファメモリ3のその所定アドレスに格納
される。
ァメモリ3に書き込むためのアドレスを生成することが
でき、これをセレクタ15を介してバッファメモリ3に
送ることにより、メインメモリ12から読み出された前
景データはバッファメモリ3のその所定アドレスに格納
される。
このようにメインメモリ12からバッファメモリ3への
転送が終了するとセレクタ15は切り替えられてバッフ
ァメモリの続出アドレスを選択するので、バッファメモ
リ3からは合成画面のデータが順次読み出されて後処理
部16に送られ、最終的に合成画面アナログ信号が出力
される。
転送が終了するとセレクタ15は切り替えられてバッフ
ァメモリの続出アドレスを選択するので、バッファメモ
リ3からは合成画面のデータが順次読み出されて後処理
部16に送られ、最終的に合成画面アナログ信号が出力
される。
以上のように本発明に係る画面合成回路によれば、まず
バッファメモリに背景データを1画面分書き込んでおき
、その後に前景データを所定アドレスに上書きすること
により合成画面データを得るように構成したので、背景
データと前景データの複雑な切替転送が不要となり、回
路の簡略化が実現できる。
バッファメモリに背景データを1画面分書き込んでおき
、その後に前景データを所定アドレスに上書きすること
により合成画面データを得るように構成したので、背景
データと前景データの複雑な切替転送が不要となり、回
路の簡略化が実現できる。
第1図は、本発明に係る画面合成回路の原理的な構成ブ
ロック図、 第2図は、本発明による画面合成の原理を説明するため
の図、 第3図は、本発明に係る画面合成回路の一実施例を示し
た回路ブロック図、 第4図は、本発明の実施例で用いるメインメモリのアド
レス空間を示した図、 第5図は、従来例の構成を示したプロ、り図、第6図は
、従来例の合成画面を説明するための図、である。 図中、1は背景データメモリ、2は前景データメモリ、
3はバッファメモリ、4は背景用アドレス発生部、5は
前景用アドレス発生部、67はセレクタ、をそれぞれ示
す。 図中、同一符号は同−又は相当部分を示す。
ロック図、 第2図は、本発明による画面合成の原理を説明するため
の図、 第3図は、本発明に係る画面合成回路の一実施例を示し
た回路ブロック図、 第4図は、本発明の実施例で用いるメインメモリのアド
レス空間を示した図、 第5図は、従来例の構成を示したプロ、り図、第6図は
、従来例の合成画面を説明するための図、である。 図中、1は背景データメモリ、2は前景データメモリ、
3はバッファメモリ、4は背景用アドレス発生部、5は
前景用アドレス発生部、67はセレクタ、をそれぞれ示
す。 図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 背景の画像データを記憶する背景データメモリ(1)と
、 前景の画像データを記憶する前景データメモリ(2)と
、 両画像データを合成した画像データを記憶するバッファ
メモリ(3)と、 選択信号の一方の値により該背景データメモリ(1)及
びバッファメモリ(3)に対するそれぞれのアドレスを
発生する背景用アドレス発生部(4)と、該選択信号の
他方の値により該前景データメモリ(2)及びバッファ
メモリ(3)に対するそれぞれのアドレスを発生する前
景用アドレス発生部(5)と、該選択信号の一方の値に
より最初に該背景用アドレスを選択し、その後に該選択
信号の他方の値により前景用アドレスを選択して該バッ
ファメモリ(3)に与える第1のセレクタ(6)と、該
選択信号の一方の値により最初に該背景データメモリ(
1)からの背景データを選択し、その後に該選択信号の
他方の値により該前景メモリ(2)からの前景データを
選択してバッファメモリ(3)に与える第2のセレクタ
(7)と、 を備えたことを特徴とする画面合成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19323590A JPH0481177A (ja) | 1990-07-20 | 1990-07-20 | 画面合成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19323590A JPH0481177A (ja) | 1990-07-20 | 1990-07-20 | 画面合成回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0481177A true JPH0481177A (ja) | 1992-03-13 |
Family
ID=16304578
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19323590A Pending JPH0481177A (ja) | 1990-07-20 | 1990-07-20 | 画面合成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0481177A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005039684A (ja) * | 2003-07-18 | 2005-02-10 | Sony Corp | 撮像装置および撮像方法ならびに画像処理方法 |
-
1990
- 1990-07-20 JP JP19323590A patent/JPH0481177A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005039684A (ja) * | 2003-07-18 | 2005-02-10 | Sony Corp | 撮像装置および撮像方法ならびに画像処理方法 |
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