JP2822985B2

JP2822985B2 - 予測画像生成回路

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Publication number: JP2822985B2
Application number: JP8169391A
Authority: JP
Inventors: 宏岡村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-06-28
Filing date: 1996-06-28
Publication date: 1998-11-11
Anticipated expiration: 2016-06-28
Also published as: JPH1023419A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は予測画像生成回路に
係り、特に高能率符号化器において動き補償付き予測画
像を生成する予測画像生成回路に関する。

【０００２】

【従来の技術】従来より、予測画像生成回路は、動画像
信号の高能率符号化の予測符号化に用いられている（例
えば、特開平２−１７２３８９号公報）。図６は従来の
予測画像生成回路の一例の構成図を示す。これは、ベク
トルｖ１〜ｖ４に対応する予測画像ｐ１〜ｐ４を生成す
る回路である。ベクトルｖ１は入力映像信号から１画面
前の映像信号と入力映像信号との間で算出されたベクト
ルで、同様に、ベクトルｖ２、ｖ３及びｖ４は入力映像
信号から２、３及び４画面前の映像信号と入力映像信号
との間でそれぞれ算出されたベクトルであるものとす
る。

【０００３】書き込みアドレス生成部３１と読み出しア
ドレス生成部３２は、メモリＭＡ１〜ＭＡ４と、メモリ
ＭＢ１〜ＭＢ４の書き込みアドレス及び読み出しアドレ
スをそれぞれ生成する。また、書き込みアドレス生成部
３１からの書き込みアドレスと読み出しアドレス生成部
３２からの読み出しアドレスを切り替えるスイッチＳＷ
₁〜ＳＷ₈と、メモリＭＡ１〜ＭＡ４とＭＢ１〜ＭＢ４の
出力を切り替えるスイッチＳＷ₉〜ＳＷ₁₂はそれぞれ連
動して１画面毎に切り替わる。遅延回路（ＤＬＹ）３
４、３５及び３６は入力映像信号を１画面分遅延する。
メモリＭＡ１〜ＭＡ４とＭＢ１〜ＭＢ４は、コントロー
ル信号生成部３３からのコントロール信号により制御さ
れる。

【０００４】次に、この従来の予測画像生成回路の動作
について説明する。メモリＭＡ１〜ＭＡ４とＭＢ１〜Ｍ
Ｂ４のうち、それぞれｎ（ｎ＝１，２，３，４）番目の
メモリＭＡｎ及びＭＢｎは、一方が書き込み状態、他方
が読み出し状態となるようにされ、その状態が１画面毎
に切り替わる。

【０００５】メモリＭＡｎ及びＭＢｎの入力端子Ｉには
入力映像信号を遅延回路３４〜３６により（ｎ−１）画
面遅延された（ｎ＝０のときは入力映像信号）が入力さ
れるため、メモリＭＡｎ及びＭＢｎのうち書き込み状態
にある一方のメモリは、そのアドレス端子Ａに書き込み
アドレス生成部３１からの書き込みアドレスがスイッチ
ＳＷ_2n-1又はＳＷ_2nを介して入力されると共に、（ｎ−
１）画面遅延された入力映像信号を記憶する。

【０００６】一方、メモリＭＡｎ及びＭＢｎのうち読み
出し状態にある他方のメモリは、読み出しアドレス生成
部３２からの、ベクトルｖｎに対応する読み出しアドレ
スがスイッチＳＷ_2n-1又はＳＷ_2nを介してそのアドレス
端子Ａに入力されると共に、ｎ画面遅延された映像信号
を読み出す。この読み出し映像信号は、スイッチＳＷ
_n+8を介して予測画像ｐｎとして出力される。従って、
予測画像ｐ１は入力映像信号の１画面前の映像信号、予
測画像ｐ２は入力映像信号の２画面前の映像信号、予測
画像ｐ３は入力映像信号の３画面前の映像信号、予測画
像ｐ４は入力映像信号の４画面前の映像信号である。以
上の動作が正しく行われるように、スイッチＳＷ₁〜Ｓ
Ｗ₁₂が切り替えられて、ベクトルｖ１、ｖ２、ｖ３及び
ｖ４にそれぞれ対応する予測画像ｐ１、ｐ２、ｐ３及び
ｐ４がそれぞれ生成される。

【０００７】

【発明が解決しようとする課題】しかるに、上記の従来
の予測画像生成回路では、一つのベクトルに対する予測
画像を生成するのに、一対のメモリＭＡｎとＭＢｎの一
方を書き込み状態とし、他方を読み出し状態とし、これ
らの状態を１画面毎に交互に切り替えて予測画像を生成
する構成であるため、ベクトルの数の２倍の数のメモリ
が必要で、ベクトルの数が多くなるほど回路規模及びコ
ストが大幅に増大し、更に消費電力も増大するという問
題がある。

【０００８】本発明は上記の点に鑑みなされたもので、
高価なメモリの使用を極力少なくして回路規模及びコス
トを低減し得る予測画像生成回路を提供することを目的
とする。

【０００９】また、本発明の他の目的は、消費電力を低
減し得る予測画像生成回路を提供することにある。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、１画面分の入力映像信号を書き込み、読
み出す（ｎ＋１）個のメモリと、入力映像信号と入力映
像信号よりもｋ画面（ただし、ｋ＝１，２，．．．，
ｎ）前の映像信号との間で算出されたｎ個の動きベクト
ルを入力信号として受け、メモリの読み出しアドレスと
書き込みアドレスをそれぞれ生成するアドレス生成部
と、（ｎ＋１）個のメモリのうち一のメモリに対しては
入力映像信号を書き込ませ、他のｎ個のメモリはそれぞ
れｎ個の動きベクトルに対応した読み出しアドレスから
記憶映像信号を読み出させると共に、書き込み動作する
メモリが１画面毎に巡回的に切り替わるように、アドレ
ス生成部とメモリをそれぞれ制御する制御部と、読み出
し動作を行っているｎ個のメモリの読み出し出力映像信
号のうち、ｎ個の動きベクトルに対応した読み出し出力
映像信号を予測画像として選択出力する出力データセレ
クタとを有することを特徴とする。

【００１１】本発明では、ｎ個の予測画像を得る場合、
（ｎ＋１）個のメモリのうち一のメモリに対しては入力
映像信号を書き込ませ、他のｎ個のメモリはそれぞれｎ
個の動きベクトルに対応した読み出しアドレスから記憶
映像信号を読み出させると共に、書き込み動作するメモ
リが１画面毎に巡回的に切り替わるように制御し、読み
出し動作しているｎ個のメモリから出力データセレクタ
を介してｎ個の予測画像を得ることができるため、高価
なメモリは入力ベクトルの数ｎよりも１だけ多くて済
む。

【００１２】また、本発明は１画面分の入力映像信号を
書き込み、読み出すｎ個のメモリと、入力映像信号と入
力映像信号よりもｋ画面（ただし、ｋ＝１，
２，．．．，ｎ）前の映像信号との間で算出されたｎ個
の動きベクトルを入力信号として受け、メモリの読み出
しアドレスと書き込みアドレスをそれぞれ生成するアド
レス生成部と、ｎ個の動きベクトルのうち、ｍ個（ｍ＜
ｎ）の第１の動きベクトルは常時有効で、残りの（ｎ−
ｍ）個の第２の動きベクトルはある周期で有効と無効が
交互に、かつ、同時に入れ替わり、第２の動きベクトル
が無効であるときは、第１の動きベクトルに対応した読
み出しアドレスをｎ個のメモリのうち適当なメモリに与
え、それ以外のメモリの１つに書き込みアドレスを与
え、第２の動きベクトルが有効なときは、それぞれの動
きベクトルに対応した読み出しアドレスを対応したメモ
リに与えるように、アドレス生成部とメモリをそれぞれ
制御する制御部と、第１の動きベクトルに対するメモリ
出力を予測画像信号として常に選択出力し、第２の動き
ベクトル有効時のみ、更に第２の動きベクトルに対応し
たメモリ出力を予測画像信号として選択出力する出力デ
ータセレクタとを有することを特徴とする。

【００１３】この発明では、常時有効な第１の動きベク
トルに対するメモリ出力を予測画像信号として常に選択
出力し、ある周期で有効と無効が交互に、かつ、同時に
入れ替わる第２の動きベクトル有効時のみ、更に第２の
動きベクトルに対応したメモリ出力を予測画像信号とし
て選択出力するようにしたため、メモリは第１及び第２
の動きベクトルの総数分で済む。

【００１４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。

【００１５】図１は本発明になる予測画像生成回路の第
１の実施の形態の構成図を示す。本実施の形態は、コン
トロール信号生成部１、読み出し・書き込みアドレス生
成部２、メモリ３₁〜３₅、及び出力データセレクタ４か
ら構成されている。コントロール信号生成部１は、メモ
リ３₁〜３₅のうち、どのメモリに入力映像信号を書き込
むかを制御するライトイネーブル信号を発生し、また、
どのメモリが読み出し可能かを制御するリードイネーブ
ル信号を発生する。

【００１６】読み出し・書き込みアドレス生成部２は、
入力映像信号をメモリ３₁〜３₅に書き込むための書き込
みアドレス信号を発生し、また、ベクトルｖ１〜ｖ４に
それぞれ対応した特定のメモリに、読み出しアドレス信
号を供給する。メモリ３₁〜３₅はそれぞれ入力映像信号
が入力端子に入力され、１画面分（１フレーム又は１フ
ィールド）の入力映像信号を蓄積する。出力データセレ
クタ４は、メモリ３₁〜３₅の出力信号を入力信号として
受け、ベクトルｖ１に対する予測画像ｐ１をメモリ３₁
〜３₅の読み出し出力信号の中から選択して出力する。
同様に、出力データセレクタ４は、ベクトルｖ２、ｖ３
及びｖ４に対する予測画像ｐ２、ｐ３及びｐ４も、メモ
リ３₁〜３₅の読み出し出力信号の中から選択して出力す
る。

【００１７】次に、この実施の形態の動作について図２
及び図３を併せ参照して説明する。図２は図１のコント
ロール信号生成部１の一例の動作説明図で、コントロー
ル信号生成部１により制御されたメモリ３₁〜３₅の状態
を模式的に示す。すなわち、メモリ３₁〜３₅のうち、あ
る期間では斜線で模式的に示すようにメモリ３₁のみ
入力映像信号の１画面分を書き込み、残りの４つのメモ
リ３₂〜３₅は白地で示すように読み出し状態とされてい
る。

【００１８】次ので示す期間は、入力映像信号の次の
１画面分の情報が斜線で模式的に示すようにメモリ３₂
のみに書き込まれ、残りの４つのメモリ３₁及び３₃〜３
₅は白地で示すように読み出し状態とされる。以下、同
様に、、、及びで示す各１画面期間毎に斜線
で模式的に示す書き込み状態とされるメモリが順次
３₃、３₄、３₅、３₁、３₂というように切り替えられて
入力映像信号の１画面分の情報が時分割的に書き込まれ
ていき、書き込み状態にない残りの４つのメモリがそれ
ぞれ読み出し状態に制御される。

【００１９】一方、読み出し・書き込みアドレス生成部
２から出力された書き込みアドレスは、図３（Ａ）に模
式的に示すように、で示す１画面期間はメモリ３₁に
供給され、以後、、、、及びで示す各１画
面期間毎にメモリ３₂、３₃、３₄、３₅、３₁、３₂という
順序で書き込み状態に制御されたメモリに順次に切り替
え入力される。

【００２０】ここで、読み出し・書き込みアドレス生成
部２に入力されるベクトルｖ１〜ｖ４のうちｖ１は、入
力映像信号から１画面前の入力映像信号と現在の入力映
像信号との間で検出された動画像信号の動きベクトルを
示している。同様に、ベクトルｖ２、ｖ３及びｖ４は、
それぞれ入力映像信号とその入力映像信号よりも２画面
前、３画面前、及び４画面前の入力映像信号との間で検
出された動画像信号の動きベクトルを示している。

【００２１】従って、ベクトルｖ１に対して読み出され
るメモリは、入力映像信号を書き込んでいるメモリより
も１画面前の入力映像信号を書き込んだメモリが対応す
る。ゆえに、この場合はベクトルｖ１に対しては、図３
（Ｂ）に模式的に示すように、で示す１画面期間はメ
モリ３₅から１画面前の入力映像信号を読み出し、以後
、、、、及びで示す各１画面期間毎にメモ
リ３₁、３₂、３₃、３₄、３₅、３₁という順序で読み出し
制御されるメモリが順次に切り替わるように、読み出し
・書き込みアドレス生成部２から出力される読み出しア
ドレスが切り替えられる。また、出力データセレクタ４
は、このベクトルｖ１に対して読み出されたデータを予
測画像ｐ１の出力に対応するように、メモリ出力を切り
替える。

【００２２】同様に、ベクトルｖ２、ｖ３及びｖ４に対
して読み出されるメモリは、図３（Ｃ）、（Ｄ）及び
（Ｅ）にそれぞれ模式的に示すように、１画面期間毎に
順次に切り替わるように、読み出し・書き込みアドレス
生成部２から出力される読み出しアドレスが切り替えら
れる。また、出力データセレクタ４は、このベクトルｖ
２、ｖ３及びｖ４に対して読み出されたデータを予測画
像ｐ２、ｐ３及びｐ４の出力に対応するように、メモリ
出力を切り替える。

【００２３】この実施の形態によれば、ベクトル信号の
数だけそれぞれ並列に読み出し動作される４つのメモリ
と、書き込み動作する１つのメモリで構成されるため、
従来のような一つのベクトル信号につき２つのメモリを
設ける冗長な回路構成に比べメモリ数が少なくて済み、
ベクトル信号の数が多くなればなるほど、回路規模の縮
小と低コスト化を実現でき、また、消費電力も低減でき
る。

【００２４】図４は本発明になる予測画像生成回路の第
２の実施の形態の構成図を示す。同図中、図１と同一構
成部分には同一符号を付してある。図４に示す第２の実
施の形態は、コントロール信号生成部６、読み出し・書
き込みアドレス生成部７、入力ベクトル信号と同数の
（生成する予測画像信号と同数の）４つのメモリ３₁〜
３₄、及び出力データセレクタ８から構成されている。
コントロール信号生成部６は、４つのメモリ３₁〜３₄の
うち、どのメモリに入力映像信号を書き込むかを制御す
るライトイネーブル信号を発生し、また、どのメモリが
読み出し可能かを制御するリードイネーブル信号を発生
する。

【００２５】読み出し・書き込みアドレス生成部７は、
入力映像信号をメモリ３₁〜３₄に書き込むための書き込
みアドレス信号を発生し、また、ベクトルｖ１〜ｖ４に
それぞれ対応した特定のメモリに、読み出しアドレス信
号を供給する。メモリ３₁〜３₄はそれぞれ入力映像信号
が入力端子に入力され、１画面分（１フレーム又は１フ
ィールド）の入力映像信号を蓄積する。

【００２６】出力データセレクタ８は、メモリ３₁〜３₄
の出力信号を入力信号として受け、ベクトルｖ１に対す
る予測画像ｐ１をメモリ３₁〜３₄の読み出し出力信号の
中から選択して出力する。同様に、出力データセレクタ
８は、ベクトルｖ２、ｖ３及びｖ４に対する予測画像ｐ
２、ｐ３及びｐ４も、メモリ３₁〜３₄の読み出し出力信
号の中から選択して出力する。

【００２７】次に、この実施の形態の動作について説明
する。入力ベクトルｖ１、ｖ２、ｖ３及びｖ４のうち、
入力ベクトルｖ１とｖ２は常に有効で、他の２つの入力
ベクトルｖ３及びｖ４はある周期で有効・無効が同時に
入れ替わるようになされている。コントロール信号生成
部６は、ベクトルｖ３及びｖ４が無効なときはベクトル
ｖ１及びｖ２に対応しないメモリに入力映像信号を書き
込み、ベクトルｖ３及びｖ４が有効なときはメモリ
３₁、３₂、３₃及び３₄のすべてを読み出し状態にするよ
うに、ライトイネーブル、リードイネーブルを制御す
る。

【００２８】従って、例えばある１画面期間はベクトル
ｖ３及びｖ４が共に無効でメモリ３₁にのみ入力映像信
号が書き込まれ、次の１画面期間はベクトルｖ３及びｖ
４が共に無効でメモリ３₂にのみ入力映像信号が書き込
まれ、次の１画面期間はベクトルｖ３及びｖ４が共に有
効に切り替わり、メモリ３₁〜３₄がそれぞれ読み出し状
態とされる。

【００２９】更に、次の１画面期間はベクトルｖ３及び
ｖ４が共に無効でベクトルｖ１及びｖ２に対応しないメ
モリ３₃にのみ入力映像信号が書き込まれ、次の１画面
期間はベクトルｖ３及びｖ４が共に無効でメモリ３₄に
のみ入力映像信号が書き込まれ、次の１画面期間はベク
トルｖ３及びｖ４が共に有効に切り替わり、メモリ３₁
〜３₄がそれぞれ読み出し状態とされる。以下、上記の
シーケンスが繰り返されるようにコントロール信号生成
部６からのコントロール信号（ライトイネーブル信号、
リードイネーブル信号）により読み出し、書き込み制御
が行われる。

【００３０】読み出し・書き込みアドレス生成部７は、
ベクトルｖ３及びｖ４が無効であるときは、ベクトルｖ
１及びｖ２に対応した読み出しアドレスを適当なメモリ
に与え、それ以外のメモリの１つに書き込みアドレスを
与え、ベクトルｖ３及びｖ４が有効なときは、それぞれ
のベクトルに対応した読み出しアドレスを対応したメモ
リに与える。出力データセレクタ８は、ベクトルｖ１、
ｖ２に対するメモリ出力を予測画像信号ｐ１、ｐ２とし
て常に選択出力し、また、ベクトルｖ３、ｖ４有効時の
み、更にベクトルｖ３及びｖ４に対応したメモリ出力を
予測画像信号ｐ３及びｐ４として選択出力する。

【００３１】この実施の形態では、ベクトル１つに対
し、１個のメモリで予測画像信号を生成することができ
る。この第２の実施の形態は、第１の実施の形態に比
べ、場合によっては更にメモリを削減できるので、回路
規模の縮小と消費電力の低減効果をより一層高めること
ができる。

【００３２】

【実施例】次に、実施例について説明する。図５は図１
の第１の実施の形態の実施例の回路系統図を示す。同図
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。図５において、入力映像信号は、前記メモ
リ３₁〜３₅を構成するランダム・アクセス・メモリ（Ｒ
ＡＭ）１６₁〜１６₅のそれぞれの入力端子に入力され
る。このＲＡＭ１６₁〜１６₅に対して読み出し・書き込
みアドレスを供給する読み出し・書き込みアドレス生成
部２は、書き込みアドレスカウンタ１４、読み出しアド
レスカウンタ１２、加算器１３₁〜１３₄、セレクタ１５
₁〜１５₅から構成されている。

【００３３】加算器１３₁〜１３₄はそれぞれベクトルｖ
１、ｖ２、ｖ３及びｖ４に対するアドレスオフセット
を、読み出しアドレスカウンタ１２からの読み出しアド
レスに加算する。セレクタ１５₁〜１５₅は、それぞれ書
き込みアドレスカウンタ１４からの一つの書き込みアド
レスと、加算器１３₁〜１３₄からの４つの読み出しアド
レスの計５入力信号から、そのセレクト端子Ｓに印加さ
れるメモリアドレス切替信号に基づいて、いずれか一の
アドレスを選択して、対応して設けられたＲＡＭ１６₁
〜１６₅のアドレス端子へ出力する５×１セレクタであ
る。ＲＡＭ１６₁〜１６₅はメモリ制御信号に従い、入力
映像信号の記憶を行う。

【００３４】セレクタ１７₁〜１７₄は、それぞれ前記出
力データセレクタ４を構成しており、ＲＡＭ１６₁〜１
６₅からそれぞれ出力される５つの入力信号の中から出
力データ切替信号に従い、一つの入力信号を選択し、そ
れをベクトルｖ１、ｖ２、ｖ３及びｖ４にそれぞれ対応
する予測画像信号ｐ１、ｐ２、ｐ３及びｐ４を出力す
る。

【００３５】次に、この実施例の動作について説明す
る。ベクトルｖ１、ｖ２、ｖ３及びｖ４は、それぞれ入
力映像信号と、その入力映像信号に対し１、２、３及び
４画面（フィールド）前の映像信号との間で算出された
動画像の動きベクトルとする。加算器１３₁、１３₂、１
３₃及び１３₄は、読み出しアドレスカウンタ１２から出
力される読み出しアドレスに、ベクトルｖ１、ｖ２、ｖ
３及びｖ４のアドレスオフセットを加算し、それぞれの
ベクトルに対応した読み出しアドレスを生成し、セレク
タ１５₁〜１５₅にそれぞれ供給する。

【００３６】セレクタ１５₁〜１５₅はこれらの読み出し
アドレスと書き込みアドレスカウンタ１４からの書き込
みアドレスを入力信号として受け、それらのうちの一の
アドレスを選択して、対応して設けられたＲＡＭ１６₁
〜１６₅にそれぞれ供給する。ここで、ＲＡＭ１６₁〜１
６₅は図３で示した準に入力映像信号の書き込み及びベ
クトルｖ１、ｖ２、ｖ３及びｖ４のそれぞれに対し１、
２、３及び４画面前の映像信号の読み出しを行う。

【００３７】この書き込み及び読み出し制御は、セレク
タ１５₁〜１５₅を切り替えるメモリアドレス切替信号
と、ＲＡＭ１６₁〜１６₅の制御端子に供給されるメモリ
制御信号とにより行われる。ＲＡＭ１６₁〜１６₅の読み
出し出力映像信号は、セレクタ１７₁〜１７₄にそれぞれ
入力され、ここで出力データ切替信号に基づき図３で示
した順に切り替えられて、ベクトルｖ１〜ｖ４に対応し
た予測画像ｐ１〜ｐ４として出力される。

【００３８】この実施例では、４つのベクトルｖ１〜ｖ
４に対して５個のＲＡＭ１６₁〜１６₅で４つの予測画像
ｐ１〜ｐ４を生成することができるので、従来の１つの
ベクトルに対して２つの書き込み用と読み出し用の２つ
のメモリを用いる回路よりもメモリ数を減らすことがで
きる。

【００３９】

【発明の効果】以上説明したように、請求項１記載の第
１の発明によれば、入力ベクトルの数ｎだけそれぞれ並
列に読み出し動作されるｎ個のメモリと、書き込み動作
する１つのメモリで構成してｎ個の予測画像を生成でき
るため、従来のような一つのベクトルにつき２つのメモ
リを設ける冗長な回路構成に比べメモリ数が少なくて済
み、ベクトルの数が多くなればなるほど、回路規模の縮
小と低コスト化を実現でき、また、消費電力も低減でき
る。

【００４０】また、請求項２記載の第２の発明によれ
ば、常時有効な第１の動きベクトルに対するメモリ出力
を予測画像信号として常に選択出力し、ある周期で有効
と無効が交互に、かつ、同時に入れ替わる第２の動きベ
クトル有効時のみ、更に第２の動きベクトルに対応した
メモリ出力を予測画像信号として選択出力することによ
り、メモリは動きベクトル１つに対し、１個のメモリで
予測画像信号を生成することができるため、場合によっ
ては第１の発明よりもメモリを削減できるので、回路規
模の縮小と消費電力の低減効果をより一層高めることが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構成図である。

【図２】図１のコントロール信号生成部の一例の動作説
明図である。

【図３】図１の読み出し・書き込みアドレス生成部と出
力セレクタの一例の動作説明図である。

【図４】本発明の第２の実施の形態の構成図である。

【図５】本発明の一実施例の回路系統図である。

【図６】従来の一例の構成図である。

【符号の説明】

１、６コントロール信号生成部２、７読み出し・書き込みアドレス生成部３₁〜３₅ メモリ４、８出力データセレクタ１２読み出しアドレスカウンタ１３₁〜１３₄ 加算器１４書き込みアドレスカウンタ１５₁〜１５₅、１７₁〜１７₄ セレクタ１６₁〜１６₅ ランダム・アクセス・メモリ（ＲＡＭ）

Claims

(57)【特許請求の範囲】

【請求項１】１画面分の入力映像信号を書き込み、読
み出す（ｎ＋１）個のメモリと、前記入力映像信号と該入力映像信号よりもｋ画面（ただ
し、ｋ＝１，２，．．．，ｎ）前の映像信号との間で算
出されたｎ個の動きベクトルを入力信号として受け、前
記メモリの読み出しアドレスと書き込みアドレスをそれ
ぞれ生成するアドレス生成部と、前記（ｎ＋１）個のメモリのうち一のメモリに対しては
前記入力映像信号を書き込ませ、他のｎ個のメモリはそ
れぞれ前記ｎ個の動きベクトルに対応した読み出しアド
レスから記憶映像信号を読み出させると共に、書き込み
動作するメモリが１画面毎に巡回的に切り替わるよう
に、前記アドレス生成部とメモリをそれぞれ制御する制
御部と、読み出し動作を行っている前記ｎ個のメモリの読み出し
出力映像信号のうち、前記ｎ個の動きベクトルに対応し
た読み出し出力映像信号を予測画像として選択出力する
出力データセレクタとを有することを特徴とする予測画
像生成回路。
【請求項２】１画面分の入力映像信号を書き込み、読
み出すｎ個のメモリと、前記入力映像信号と該入力映像信号よりもｋ画面（ただ
し、ｋ＝１，２，．．．，ｎ）前の映像信号との間で算
出されたｎ個の動きベクトルを入力信号として受け、前
記メモリの読み出しアドレスと書き込みアドレスをそれ
ぞれ生成するアドレス生成部と、前記ｎ個の動きベクトルのうち、ｍ個（ｍ＜ｎ）の第１
の動きベクトルは常時有効で、残りの（ｎ−ｍ）個の第
２の動きベクトルはある周期で有効と無効が交互に、か
つ、同時に入れ替わり、該第２の動きベクトルが無効で
あるときは、前記第１の動きベクトルに対応した読み出
しアドレスを前記ｎ個のメモリのうち適当なメモリに与
え、それ以外のメモリの１つに書き込みアドレスを与
え、前記第２の動きベクトルが有効なときは、それぞれ
の動きベクトルに対応した読み出しアドレスを対応した
前記メモリに与えるように、前記アドレス生成部とメモ
リをそれぞれ制御する制御部と、前記第１の動きベクトルに対するメモリ出力を予測画像
信号として常に選択出力し、前記第２の動きベクトル有
効時のみ、更に前記第２の動きベクトルに対応したメモ
リ出力を予測画像信号として選択出力する出力データセ
レクタとを有することを特徴とする予測画像生成回路。
【請求項３】前記アドレス生成部は、書き込みアドレ
スを発生する書き込みアドレスカウンタと、読み出しア
ドレスカウンタと、該読み出しアドレスカウンタの出力
アドレスと、前記ｎ個の動きベクトルのアドレスオフセ
ットとを別々に加算するｎ個の加算器と、前記ｎ個の加
算器から出力された読み出しアドレスと書き込みアドレ
スとをそれぞれ入力信号として受け、それら（ｎ＋１）
入力信号中のうちの一の信号を出力する（ｎ＋１）個の
セレクタとからなり、前記（ｎ＋１）個のセレクタのう
ち一のセレクタからは前記書き込みアドレスを選択出力
し、他のｎ個のセレクタからはそれぞれ読み出しアドレ
スを選択出力することを特徴とする請求項１記載の予測
画像生成回路。