JPS61116496A

JPS61116496A - 時間スイツチモジユ−ル

Info

Publication number: JPS61116496A
Application number: JP23598484A
Authority: JP
Inventors: Kiyoshi Matsumoto; 清松本; Shinichiro Yamada; 慎一郎山田; Tadanobu Nikaido; 忠信二階堂
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1984-11-10
Filing date: 1984-11-10
Publication date: 1986-06-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、時分割多重データの時分割交換等に用いられ
る時間スイッチモジュールに関するものである。

〔従来の技術〕

時分割多重データは、各通話路毎のワードを集合して多
重化したフレームにより構成されているが、この時分割
多重データから各ワード毎を抽出し、別個の時間的順位
により集合のうえ、再び時分割多重データとして送出す
ることかディジタル変換機の通話路装置等において必要
となっておシ、この目的上時間スイッチが使用され、例
えば、「研究実用化報告」第３２巻・第１１号・ＰＡＲ
ＴＩＩ・第２４７頁乃至第２５９頁「事業所用ディジタ
ル交換機の方式構成」森用勇−・他（日本転信電話公社
１９８３年１１月発行）により開示されているとおシ、
時分割多重データの伝送されて来る入ハイウェイと対応
して通話路メモリを設け、与えられる時分割多重データ
を通話路メモリヘ一旦記憶させたうえ、所望の順位によ
り記憶内容を各ワード毎に読み出し、これを出ハイウェ
イへ時分割多重データとして送出するものとなっている
。

〔発明が解決しようとする問題点〕

しかし、時分割交換等の規模が大となれば、多数の入ハ
イウェイと出ハイウェイとを収容するため、とれに応じ
て通話路メモリの数が増加し、各通話路メモリを常に活
性化して電源の消費状態としておけば、全時間スイッチ
としての電源消費量が犬となシ、不経済であると共に、
時間スイッチをモジュールとして集積回路化する場合に
は、発・　熱量の増大により１チップへ収容できる容量
が制約され、大容量の集積回路化が国難となる問題を生
じている。

〔問題点を解決するだめの手段〕

前述の問題を解決するため、本発明はつぎの手段により
構成するものとなっている。

すなわち、複数の入ハイウェイから与えられる時分割多
重データを入力制御信号にしだがって記憶する各人ハイ
ウェイと対応して設けた通話路メモリを備え、この各通
話路メモリの記憶内容を出力制御信号にしたがい所望の
順位により読み出し、複数の出ハイウェイへ各個に送出
する時間スイッチにおいて、記憶時に時分割多重データ
の記憶を必要とする通話路メモリに対しこの通話路メモ
リを活性化して電源の消費状態とするメモリ選択信号を
与える信号発生手段を設けたものである。゛〔作　用〕したがって、時分割多重データの記憶を行なうべき通話
路メモリのみが活性化され、これに応じて電源の消費を
行なうものとなシ、記憶を行なわ々い通話路メモリは電
源を消費しないため、時間スイッチモジュールとしての
全般的な電源消費量が大幅に低減する。

〔実施例〕

以下、実施例を示す図によって本発明の詳細な説明する
。

詔１図は、第１の実施例を示すブロック図であシ、複数
の入ハイウェイＤＩｌ〜Ｄｉｎ　と対応して通話路メモ
リ（以下、メモリ）１１１〜１１ｎ乃至１ａｘ〜ｌｎｍ
　　が設けであると共に、これらと対応して出ハイウェ
イＤ（Ｂ〜Ｉ）ｏｍが設けられ、各メモリ１１１〜１ｎ
ｍは、入ハイウェイＤｉｌ〜Ｄｉｎと出ハイウェイＤ０
１〜Ｄａｍとの各交点に対しマトリクス状に配置されて
おシ、この例では、入ハイウェイＤｉｘ〜Ｄｉｎからの
各時分割多重データ（以下、多重データ）が各メモリ１
１１〜Ｉｎｍ中の記憶を必要とするものにより、与えら
れる順位に応じて順次に記憶されたうえ、ランダムな所
望の順位により読み出され、出ハイウェイＤ、ｓ〜Ｄｏ
ｍの対応するものへ多重データとして送出されるものと
なっている。

このため、入力制御信号としてアドレス指定信号を送出
するアドレスカウンタ２が設けてあ如、各メモリ１０〜
１ｎｍに対し書き込みアドレスの指定を順次にかつ反復
して行なっていると共に、記憶を必要とするメモリを選
択し、これを活性化して電源の消費状態とするメモリ選
択信号（以下、選択信号）を送出する信号発生器３１〜
３ｎが設けてあシ、これらからの選択信号により指定さ
れたメ七りのみが多重データの記憶をアドレスカウンタ
２のアドレス指定に応じて行なう一方、メモリ１１１〜
１ｎｍに対し、出ハイウェイ００１〜［）ｏｍ毎に読み
出しアドレスの指定をフード単位により行なうと共に、
活性化の選択を打力う信号発生器４１〜４ｍが設けてあ
シ、これらから出力制御信号として与えられるアドレス
指定信号および選択信号にしたがい、選択されたメモリ
の内容がランダムな所望の順位によりワード毎に読み出
され、出ハイウェイＤ０１〜ｌｏｏｍ中の対応するもの
から多重データとして送出されるものとなっている。

なお、例えば、入ハイウェイＤｉｘからの多重データが
出ハイウェイＤｏ３へ、同様にＤｉｎからの多重データ
が出ハイウェイＤＯ２へ、、　Ｄｉｎからの多重データ
が出ハイウェイＤｏｍへ各々送出される場合は、信号発
生器３１によルメモリ１１３が、信号発生器３２により
メモリ１２２が、信号発生手段によりメモリ１ｎｍが各
々選択され、これらに対してのみ記憶状態が設定される
と共に、信号発生器４２．４３．４ｍによる制御により
、メモリｌｘｓ、１２２＋１ｎｍの内容が所望の順位と
して読み出される。

たソし、書き込みと読み出しとを各個別のメモリから各
個に行なう場合には、これに応じて記憶状態と読み出し
状態とが各個に設定される。

このほか、アドレスカウンタ２は、入ハイウェイＤｉｘ
〜Ｄ　ｉ　ｎよシ与えられる多重データから抽出したワ
ードクロックパルスに基づきカウントを行なうと共に、
同様のフレームクロックパルスに応じてリセットを行な
い、ワード単位のアドレス指定信号を発生する一方、信
号発生器３１〜３ｎ、４１〜４ｍにはメモリが用いられ
、図上省略したプロセッサ等の制御部から内容が与えら
れるものとなっておシ、局部的に発生したビットクロッ
クパルス、ワードクロックパルスおよびフレームクロッ
クパルスに基づき読み出しアドレスの指定を受けるもの
となっている。

したがって、メモＩＪ１１ｔ〜ｌｎｍ中の必要とするも
のへ順次に記憶された入ハイウェイＤｉｌ〜Ｄｉｄから
の多重データは、ワード毎に所望の順位により逐次読み
出されて再び多重データとなシ、出ハイウェイＤｏｔ〜
Ｄａｍ中の対応するものから送出されるため、読み出し
順位の設定によりヮードの時間的位置が変換され、時分
割交換乃至通話路変換が行なわれる。

こ＼において、信号発生器３１〜３ｎとして用いるメモ
リの容量Ｂｉｚビットは、Ｂｉｌ＝７０ｆ２ｍｘａ　　＠１１６１１＠１１１１　
　（１またソし、ｍ：出ハイウェイＤＯＩ〜Ｉ）ｏｍの
数　□ａ：ミニ入ハイウエイ与えられる多重データの１フレームを構成するワード数としておき、メモリ１１１〜Ｉｎｍ中の対応するもの＼
うち、記憶を必要とするものに相当する順位のアドレス
へ選択信号を格納しておけばよい。

また、信号発生器４１〜４ｍとして用いるメモリの容量
Ｂｏｌビットは、Ｂｏｌ　＝　（ｔｏｆ２ｎ＋　ｔｏｆ２ａ）Ｘｂ　＊　
＠１１１＋　１１　（２１たソし、ｂ：出ハイウェイか
ら送出する多重データの１フレームを構成するワード数とすればよい。

なお、メモリ１１１〜１ｎｍは、活性化されないものが
高出力インピーダンスとなっておシ、出）・イウエイＤ
ｏ１〜［）ｏｍは各々対応するメモリに対し並列に接続
すればよいものとなっている。

したがって、第１図においては、ワードの時間的順位変
換が行なえると共に、原則として出ハイウェイ１）Ｑｌ
〜Ｉ）ｏｍ毎に各一つのメモリを記憶状態とすればよい
ため、書き込みの行なわれる１フレ一ム分の全回数Ｎ１
は、Ｎ１＝＝ｍ　＠ａ　　　・昏・働・　　　（３）となる
のに対し、従来どおり全メモリ１１１〜１ｎｍをすべて
活性化しておく場合は、１フレ一ム分の書き込み全回数
ＮＯは、Ｎｏ＝＝ｎｅｍ・　ａ　　・−・拳・　（４）となシ、
Ｎ１とＮＯとの比は、Ｎ１ハ。：１／ｎ　−＊−＠＊　（５）となるため、こ
れにしたがって全体としての電源消費量が１／ｎ　　に
減少する。

たソし、信号発生器３１〜３ｎ、４１〜４ｍに対する書
き込み動作が従来に比して増加するものとなるが、これ
は、時分割交換乃至通話路変換状態の設定変更時にのみ
行なえばよく、頻度が低いため電源消費量としては無視
することができる。

第２図は、第２の実施例を示すブロック図であシ、メモ
リ１１１〜Ｉｎｍ中の必要とするものによる記憶はラン
ダムな所望の順位により行ない、これらからの内容読み
出しは順次に行なうものとなっておシ、この場合は、ア
ドレスカウンタ２がメモリ１１１〜１ｎｍに対し、読み
出しアドレスの指定をワード毎に行なう一方、信号発生
器５１〜５ｎがメモリ１１１〜Ｉｎｍ中の対応するもの
に対し、選択信号およびアドレス指定信号を与え、活性
化および所望の順位による書き込みアドレスの指定を打
力うものになっていると共に、信号発生器６１〜６ｍは
、メモリ１１１〜Ｉｎｍ中の対応するものに対し、選択
信号を与えて活性化の指定のみを行なうものとなってい
るほかは、第１図と同様である。

たソし、信号発生器５１〜５ｎとして用いるメモリの容
量Ｂｉ２ビットは、Ｂ１２＝　（Ｌｏ？２ｍ＋７ｏｒ２ｂ）　Ｘ　ａｅ・・
＊ａ　（６）とすればよく、信号発生器６１〜６ｍとし
て用いるメモリの容量ＢＯ２ビットは、Ｂｏ２＝Ｊ！＋ｏｒ２ｎＸｂ　　　　　　　ｅ参・・拳
・・（７）とすればよい。

第３図は、第３の実施例を示すブロック図であシ、第１
図に対し出ハイウェイＤ０１”Ｄ（１ｍ毎にセレクタ７
１〜７ｍを設け、これによって対応するメモリの読み出
し出力を選択するものと１〜、かつ、信号発生器８１〜
８ｍへ、セレクタ７１〜７ｍ中の対応するものに対して
制御信号を送出する機能を付加しているほかは、第１図
と同様である。

したがって、この場合は、メモリ１１１〜１ｎｍとして
低出力インピーダンスのものを使用することができるも
のとなる。

たソし、信号発生器８１〜８ｍからのセレクタ７１〜７
ｍに対する制御信号は、メモリ１１１〜１ｎｍ　　に対
する選択信号を用いてもよく、あるいは、これと同時に
別途のコードを送出するものとしてもよい。

第４図は、第４の実施例を示すブロック図であわ、第２
図に対しセレクタ７１〜７ｍを設けると共に、信号発生
器９１〜９ｍによりセレクタ７１〜７ｍに対する制御信
号を与えておシ、第３図と同様にメモリ１１１〜１ｎｍ
として低出力インピーダンスのものを用いることができ
るものとなっているほかは、第２図と同様である。

たソし、この場合は、信号発生器９１〜９ｍがセレクタ
７１〜７ｍの制御のみを行なうものとなっている。

第５図は、第１図または第２図の時間スイッチモジュー
ルを用いた大容量の時間スイッチモジュール群を示すブ
ロック図であシ、各々が複数ｎ１〜ｎｔＯ入ハイウエイ
からなる複数の入ハイウエイ群Ｈ１ｌ〜Ｈ１ｊと、各々
が複数ｍ１〜ｍｋの出ハイウェイからなる出ハイウェイ
群Ｈｏ戸訂ｏｋとの各交点へ、第１図または第２図のモ
ジュール化された時間スイッチ１１１１〜１１１に乃至
１１ｔ１〜１１ｔｋ　　をマトリクス状に配し、各々対
応する入ハイウエイ群Ｈ１ｌ〜■ｉｔｆ：書き込み入力
へ並列に接続すると共に、対応する出ハイウエイ群Ｈ０
１〜Ｈｏｋを読み出し出力へ並列に接続しておシ、大容
量の時分割交換乃至通話路変換が自在に行なえるものと
なっている。

なお、この場合は、第１図または第２図において、信号
発生器４１〜４ｍまたは６１〜６ｍへ、読み出し出力を
有効とするか否かを指定する制御信号の送出機能を付加
しておくと共に、各出ハイウェイＤＯＩ〜Ｉ）ｏｍ　毎
に多重データの送出を制御する高出力インピーダンスの
ゲート回路等を挿入しておき、制御信号に応じて多重デ
ータの送出如何を定めるものとすれば、並列損入損失が
減少するためｐ好適である。

第６図は、第３図ｉたは第４図の時間スイッチモジュー
ルを用いた第５図と同様のブロック図であシ、入ハイウ
エイ群Ｈ１ｌ〜Ｈｉｎおよび出ハイウエイ群Ｈｏｔ〜Ｈ
ｏｋの各交点と対応し、第３図または第４図のモジュー
ル化された時間スイッチ１２１１１２１に乃至１２ｔ１
〜１２ｔｋをマトリクス状に配すると共に、出ハイウエ
イ群Ｔ（□ｔ〜Ｈｏｋ　毎にセレクタ１３１〜１３ｋを
設けているほかは第５図とはｙ同様である。

たｙし、第３図または第４図の信号発生器８１〜８ｍ　
または９１〜９ｍには、前述と同じく制御信号の送出機
能を付加してあり、これによってセレクタ１３１〜１３
ｋを制御し、各時間スイッチ１２１１〜１２ｔｋの読み
出し出力を選択するものとなっている０したがって、第５図または第６図の構成とすれば、（５
ｊ式に示す電源消費量の低減が更に顕著となシ、犬容、
量の装置を構成する際極めて有利となる。

なお、第１図または第２図のものを第６図へ適用し、あ
るいは、第３図または第４図のものを第５図へ適用する
ととも任意である。

このほか、第１図乃至第４図においては、条件に応じ、
メモリ１１１〜１ｎｍの書き込み入力と読み出し出力と
を、または、書き込み時のアドレス入力と読み出し時の
アドレス入力とを各々共通とし、セレクタ等により切替
えてもよく、あるいは、信号発生器３１〜３ｎ、、　　
５１〜５ｎ　に対し、優先的な全非活性化信号の送出機
能を付加したうえ、対応するすべてのメモリを活性化し
ないものとし、動作休止時等の電源消費量をはｙ零とす
ることもできる。

また、信号発生器３１〜３ｎ）５１〜５ｎからの選択信
号は、対応するすべてのメモリを同時に選択するものを
含めてもよく、これは、同一の多重データを全出ハイウ
ェイへ送出する場合等に有効であシ、アドレスカウンタ
２を入ハイウェイＤ１１〜Ｄｉｎ　　および出ハイウェ
イＤＯＩ〜Ｄｎｍ毎に設けてもよく、信号発生器３１〜
３ｎ、４１〜４ｍ、５１〜５ｎ）６１〜６ｍ、８１〜８
ｍ１９１〜９ｍには、レジスタまたはラッチ回路等を用
いても同様であると共に、本出願人の別途出願による特
願昭５９−９８２１．２号により開示された手段を用い
、よ多構成を拡張するとともできる等、本発明は種々の
変形が自在である。

〔発明の効果〕

以上の説明により明らかなとお９本発明によれば、入ハ
イウェイからの多重データをメモリによ如記憶する際、
必要とするもの＼みが活性化されて電源の消費状態と力
るため、他のメモリは電源を消費せず、全般的な発熱量
が減少し、大容量の時間スイッチモジュールを１チツプ
により集積回路化することが容易となシ、かつ、電源消
費量の低減により経済的となシ、多重データ等のディジ
タル信号に対して時間的位置変換を行なう各種用途の時
間スイッチにおいて顕著な効果が得られる。

【図面の簡単な説明】

図は本発明の実施例を示し、第１図乃至第４図は時間ス
イッチモジュールのブロック図、第５図および第６図は
時間スイッチモジュール群のブロック図である。１１１〜１ｎｍｅ・壷・メモリ（通話路メモリ）、２・
・Ｏ・アドレスカウンタ、３１〜３ｎ、、４＋〜４ｍ、
　５１〜５　ｎ）　６１〜６ｍ、　８１−８ｍ１９１〜
９ｍ　・・−嗜信号発生器、７１〜７ｍ・・・・セレク
タ、ＤＩｌ〜Ｄｉｎ　　１１　＠　１１６人ハイウェイ
、Ｄｏ１〜ＤＯｍ・・Φ・出ハイウェイ。

Claims

【特許請求の範囲】

（１）複数の入ハイウェイから与えられる時分割多重デ
ータを入力制御信号にしたがつて記憶する前記各入ハイ
ウェイと対応して設けた通話路メモリを備え、該各通話
路メモリの記憶内容を出力制御信号にしたがい所望の順
位により読み出し、複数の出ハイウェイへ各個に送出す
る時間スイッチにおいて、前記々憶時に前記時分割多重
データの記憶を必要とする前記通話路メモリに対し該通
話路メモリを活性化して電源の消費状態とするメモリ選
択信号を与える信号発生手段を設けたことを特徴とする
時間スイッチモジュール。
（２）メモリ選択信号として、読み出した記憶内容を対
応する出ハイウェイへ送出する通話路メモリのみを活性
化する信号を用いたことを特徴とする特許請求の範囲第
１項記載の時間スイッチモジュール。
（３）メモリ選択信号として、すべての通話路スイッチ
を活性化しない優先的な全非活性化信号を含む信号を用
いたことを特徴とする特許請求の範囲第１項記載の時間
スイッチモジュール。