JPH06139363A - 描画プロセッサ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】デスティネーション・データの更新に要する描
画処理速度の改善する。 【構成】ソース・データを格納するソース・レジスタ１
０５、予め描画演算種類を格納する描画演算種類記憶レ
ジスタ１０６、データ入出力信号端子を介して取り込ま
れるデスティネーション・データ及びソース・データを
入力して、これらの二つのデータの論理演算を実行する
描画演算器１０７、デスティネーション・データを読出
して描画演算器１０７に送出するとともに、描画演算器
１０７より出力される更新されたデスティネーション・
データをビットマップ・メモリに書込むバス・サイクル
発生器１０８、並びに描画演算情報が依存型描画演算で
あるか、独立型描画演算であるかを判定し、独立型描画
演算である場合に、バス・サイクル発生器１０８による
デスティネーション・データの読出しサイクルを省略さ
せるデスティネーション読出しサイクル省略機構１１１
を少なくとも備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は描画プロセッサに関し、
特にビットマップ・メモリを備えたデジタル画像処理装
置において、当該ビットマップ・メモリに対して読み書
きを行う描画プロセッサに関する。

【０００２】

【従来の技術】従来の、描画プロセッサの一構成例を図
２に示す。図２に示されるように、本従来例には、８ビ
ットのデータ入出力信号端子（Ｄ０−Ｄ７）２０２、メ
モリに対してリード・サイクル起動中であることを表わ
すＲＤ＊信号端子２０３、および書込みサイクル起動中
であることを示すＷＲ＊信号端子２０４が設けられてい
るが、ここにおいて、端子名称末尾に付記されている記
号＊は、その端子における信号が負論理であることを示
している。また、本従来例には、８ビットのソース・デ
ータを記憶するソース・レジスタ２０５と、描画演算種
類記憶レジスタ２０６と、８ビットの描画演算器２０７
と、バス・サイクル発生器２０８が内部に搭載されてい
る。また、図３（ａ）、（ｂ）および（ｃ）は、本従来
例において、バス・サイクルを起動した時点における各
端子信号の動作状態を示すタイミング図であり、メモリ
に対する読出しサイクルと書込みサイクルとを連続起動
した状態を示している。

【０００３】図３（ａ）、（ｂ）および（ｃ）における
読出しサイクルにおいては、データ・バス２０２をハイ
・インピーダンスにした後に、ＲＤ＊信号端子２０３に
おける信号をアクティブにする。メモリにおいては、こ
れに呼応して、ＲＤ＊信号端子２０３における信号がア
クティブになっている間に、データ・バス２０２に対し
て確定データを出力し続ける。描画プロセッサにおいて
は、ＲＤ＊信号端子２０３における信号の立ち上がりエ
ッジにおいて、読出しデータをラッチする。また一方に
おいて、図３（ａ）、（ｂ）および（ｃ）における書込
みサイクルにおいては、データ・バス２０２に確定デー
タを出力した後に、ＷＤ＊信号端子２０４における信号
をアクティブにする。メモリにおいては、これに呼応し
て、ＷＤ＊信号端子２０４における信号の立ち上がりエ
ッジにおいて、書込みデータをラッチする。これらの制
御作用は、全てバス・サイクル発生器２０８により行わ
れる。

【０００４】次に、図２に示される従来例において、メ
モリ内のデスティネーション・データを、新デスティネ
ーション・データに更新する過程について、図４を参照
して説明する。例として、水平方向に６４０ピクセル、
垂直方向に４００ピクセル、１ピクセルが８ビットによ
り構成されているビットマップ・メモリについて考える
ものとする。横方向が６４０ピクセルなのでバイトに換
算すると６４０バイトであり、ビットマップ全体では２
５６０００バイト（＝６４０×４００）のメモリ空間を
占有することになる。これを実アドレス空間に割付けた
模式図が、図４（ａ）に示される。図４（ａ）における
０番地の８ビットが、ビットマップの左上の１ピクセル
に対応し、１番地の８ビットが、その右隣の１ピクセル
に対応している。このビットマップ・メモリの内容は、
図（ｂ）に示されるように、全てＸになっているものと
仮定する。ここで、Ｘは、０または１の何れか一方の値
をとることを意味している。

【０００５】今、ビットマップ・メモリ上の６４２番地
のデータを更新する場合を考えるもとのする。換言すれ
ば、図４（ｂ）に示される状態より、図４（ｃ）に示さ
れる状態にビットマップ・メモリ上のデータを更新する
場合である。この場合は、ビットマップ・メモリ上の左
から３ピクセル目、上から２ピクセル目に位置する１ピ
クセル分のデスティネーション・データの更新と考える
ことができる。なお、この更新処理を説明するに当って
は、次の二つの初期設定が為されているものとする。第
１に、ソース・レジスタ２０５には、「ＹＹＹＹＹＹＹ
Ｙ」なるソース・データが格納されている。ここにおい
て、Ｙは、０または１の何れか一方の値をとることを意
味している。第２に、描画演算種類記憶レジスタ２０６
には、実行すべき描画演算を定義する値が設定されいる
ものとする。通常のグラフィクス処理において必要とな
る描画演算は、図５に示される１６種類の論理演算のど
れか１種類である。以下において説明する例において
は、「Ｄ’＝Ｄ＋Ｓ」、即ちソース・データＤとデステ
ィネーション・データＳとを論理加算した結果Ｄ’を新
デスティネーション・データとしてビットマップ・メモ
リに書込むように設定されているものとする。

【０００６】以下に更新手順について説明する。

【０００７】まず、バス・サイクル発生器２０８におい
ては、６４２番地に格納されているデータを、デスティ
ネーション・データとして読出す。データ入出力信号端
子（Ｄ０−Ｄ７）２０２から取り込まれたデスティネー
ション・データは、読出しデータ・バス２０９を経由し
て描画演算器２０７に入力される。一方、ソース・レジ
スタ２０５に格納されているソース・データも、描画演
算器２０７に入力される。描画演算器２０７において
は、これらの二つのデータの論理演算「Ｄ’＝Ｄ＋Ｓ」
が実行され、この演算結果「ＺＺＺＺＺＺＺＺ」は、新
デスティネーション・データとして、書込みデータ・バ
ス２１０を経由してデータ入出力信号端子（Ｄ０−Ｄ
７）２０２に出力される。そして、最後に、バス・サイ
クル発生器２０８において、当該演算結果を新デスティ
ネーション・データとして、６４２番地に書き戻して更
新処理は終了する。

【０００８】以上説明したように、１ピクセルのデステ
ィネーション・データを更新するためには、通常、２回
のバス・サイクル（読出しサイクル／書込みサイクル）
が最低限必要となる。

【０００９】

【発明が解決しようとする課題】上述した従来の描画プ
ロセッサにおいては、１ピクセルのデスティネーション
・データを更新するためには、通常２回のバス・サイク
ルが必要となる。しかしながら、描画演算種類によって
は、読出しサイクルが不要となる場合もある。これは、
描画演算種類として、図５における「Ｄ’＝Ｓ」、
「Ｄ’＝Ｓの反転レベル」、「Ｄ’＝０」および「Ｄ’
＝１」の何れかが選択された場合に生起する。これらの
四つの演算を独立型描画演算と呼び、残りの１２種類の
演算を依存型描画演算と呼ぶことにする。前記独立型描
画演算においては、何れも新デスティネーション・デー
タ値Ｄ’が、デスティネーション・データ値Ｄに依存せ
ずに決定することができるものであるため、デスティネ
ーション・データを読出す必要がない。これに対して、
依存型描画演算においては、何れの場合も新デスティネ
ーション・データ値Ｄ’が、デスティネーション・デー
タ値Ｄに依存しているために、デスティネーション・デ
ータを読出すことが必要となる。

【００１０】一般に、通常のグラフィクス処理において
は、独立型描画演算を実行する確率が高く、特に「Ｄ’
＝Ｓ」の演算を実行する確立が極めて高い。従って、従
来の描画プロセッサにおいては、独立型描画演算を実行
する場合に、上述のように、デスティネーション・デー
タ読出しのためのバス・サイクルを起動するために、冗
長な処理を実行せざるを得ないという欠点がある。

【００１１】

【課題を解決するための手段】本発明の描画プロセッサ
は、ビットマップ・メモリを有するデジタル画像処理装
置において、所定のビット数のソース・データを格納す
るソース・レジスタと、予め描画処理に対応する描画演
算種類を、処理用のデータとして格納する描画演算種類
記憶レジスタと、所定のデータ入出力信号端子を介して
取り込まれるデスティネーション・データならびに前記
ソース・レジスタに格納されているソース・データを入
力して、これらの二つのデータの論理演算を実行する描
画演算器と、前記ビットマップ・メモリに格納されてい
る更新対象のデスティネーション・データを読出して、
前記描画演算器に送出するとともに、当該描画演算器よ
り出力される更新されたデスティネーション・データを
前記ビットマップ・メモリに書込むバス・サイクル発生
器と、前記描画演算種類記憶レジスタより入力される描
画演算情報が依存型描画演算であるか、または独立型描
画演算であるかを判定し、当該判定結果が独立型描画演
算である場合には、前記バス・サイクル発生器によるデ
スティネーション・データの読出しサイクルを省略させ
るように作用するデスティネーション読出しサイクル省
略機構と、を少なくとも備えて構成される。

【００１２】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１３】図１は本発明の一実施例の構成を示すブロ
ック図である。図１に示されるように、本実施例は、８
ビットのデータ入出力信号端子（Ｄ０−Ｄ７）１０２、
メモリに対して読出しサイクル起動中であることを表わ
すＲＤ＊信号端子１０３、書込みサイクル起動中である
ことを示すＷＲ＊信号端子１０４が設けられているが、
従来例の場合と同様に、端子名称末尾に付記されている
記号＊は、その端子における信号が負論理であることを
示している。また、本実施例には、８ビットのソース・
データを記憶するソース・レジスタ１０５と、描画演算
種類記憶レジスタ１０６と、８ビットの描画演算器１０
７と、バス・サイクル発生器１０８と、デスティネーシ
ョン読出しサイクル省略機構１１１が内部に搭載されて
いる。

【００１４】デスティネーション・データを更新する際
には、デスティネーション描画演算種類記憶レジスタ１
０６に格納されている値が、デスティネーション読出し
サイクル省略機構１１１に告知される。デスティネーシ
ョン読出しサイクル省略機構１１１においては、当該描
画演算が依存型描画演算であるか、または独立型描画演
算であるかを判定して、独立型描画演算である場合に
は、バス・サイクル発生器１０８に対する読出しサイク
ルを省略する。

【００１５】ここにおいて、本実施例により、１ピクセ
ル分のデスティネーション・データを更新する際の手順
について説明する。そして、従来技術との相違点を明確
にするために、前述の従来技術における説明と同様に、
例として、水平方向に６４０ピクセル、垂直方向に４０
０ピクセル、１ピクセルが８ビットにより構成されてい
るビットマップ・メモリについて、ビットマップ・メモ
リ上の６４２番地のデータを更新する場合を考えるもと
のする。即ち、図４（ｂ）の状態から図４（ｃ）の状態
に更新する場合について考えるものとする。なお、更新
手順としては、依存型描画演算の場合と独立型描画演算
の場合とに区分して説明する。

【００１６】最初に依存型描画演算の場合には、まず、
バス・サイクル発生器１０８においては、６４２番地に
格納されているデータを、デスティネーション・データ
として読出す。データ入出力信号端子（Ｄ０−Ｄ７）１
０２から取り込まれたデスティネーション・データは、
読出しデータ・バス１０９を経由して描画演算器１０７
に入力される。一方、ソース・レジスタ１０５に格納さ
れているソース・データも、描画演算器１０７に入力さ
れる。描画演算器１０７においては、これらの二つのデ
ータの論理演算「Ｄ’＝Ｄ＋Ｓ」が実行され、この演算
結果「ＺＺＺＺＺＺＺＺ」は、新デスティネーション・
データとして、書込みデータ・バス１１０を経由してデ
ータ入出力信号端子（Ｄ０−Ｄ７）１０２に出力され
る。そして、最後に、バス・サイクル発生器１０８にお
いて、当該演算結果を新デスティネーション・データと
して、６４２番地に書き戻して更新処理は終了する。即
ち、以上の依存型描画演算における更新手順について
は、前述の従来例の場合と同様である。

【００１７】次に、独立型描画演算の場合においては、
まず、不定のデータが読出しデータ・バス１０９を経由
して、描画演算器１０７に入力される。一方、ソース・
レジスタ１０５に格納されているソース・データも描画
演算器１０７に入力される。描画演算器１０７において
は、これらの二つのデータの論理演算として、「Ｄ’＝
Ｓ」、「Ｄ’＝Ｓの反転レベル」、「Ｄ’＝０」および
「Ｄ’＝１」の内の何れか一つの描画演算が実行され、
この演算結果「ＺＺＺＺＺＺＺＺ」は、新デスティネー
ション・データとして、書込みデータ・バス１１０を経
由してデータ入出力信号端子（Ｄ０−Ｄ７）１０２に出
力される。即ち、読出しデータ・バス１０９を経由し
て、描画演算器１０７に入力されるデータは、演算結果
に何らの影響も及ぼすことがない。そして、最後に、バ
ス・サイクル発生器１０８において、当該演算結果を新
デスティネーション・データとして、６４２番地に書き
込み、更新処理は終了する。

【００１８】従って、本発明においては、例えば、１ピ
クセルの描画処理の場合、従来の描画プロセッサにおい
ては常に２バス・サイクルの処理時間を要したが、これ
に対して、本発明によれば、独立型描画演算の場合に１
バス・サイクルの処理時間において１ピクセルの描画処
理が可能となる。即ち、バス・サイクル起動回数が半分
に低減されるので処理速度は２倍に改善される。このこ
とを踏まえて、本発明の描画プロセッサを使用した場合
における、従来対比の描画処理時間の短縮比率を試算す
ると、グラフイクス・アプリケーションがグラフィクス
装置上において走行する場合、全グラフィクス処理時間
に占める独立型描画演算と依存型描画演算との出現比率
を９０％：１０％と仮定して、当該短縮比率は、（９０
％）×０．５＋（１０％）×１＝５５％となり、本発明
の描画処理時間は、従来の描画プロセッサの描画処理時
間の５５％に短縮される。

【００１９】

【発明の効果】以上説明したように、本発明は、描画演
算が依存型描画演算であるか、または独立型描画演算で
あるかを判定して、独立型描画演算である場合に、バス
・サイクル発生器に対する読出しサイクルを省略する機
能を有するデスティネーション読出しサイクル省略機構
を備えることにより、独立型描画演算を実行する際に、
デスティネーション・データ読出しのためのバス・サイ
クルを起動するために要する冗長な処理を排除して、描
画処理時間を大幅に短縮することができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】従来例の構成を示すブロック図である。

【図３】描画プロセッサの起動時におけるバス・サイク
ルのタイミング図である。

【図４】ビットマップとアドレス・データ間の関係を示
す図である。

【図５】グラフィクス処理において実行される描画演算
例を示す図である。

【符号の説明】

１０１、２０１ 描画プロセッサ １０２、２０２ データ入出力信号端子（Ｄ０−Ｄ
７） １０３、２０３ 読出しサイクル起動を示す出力信号
ＲＤ＊ １０４、２０４ 書込みサイクル起動を示す出力信号
ＷＲ＊ １０５、２０５ ソース・レジスタ １０６、２０６ 描画演算種類記憶レジスタ １０７、２０７ 描画演算器 １０８、２０８ バス・サイクル発生器 １０９、２０９ 読出しデータ・バス １１０、２１０ 書込みデータ・バス １１１ デスティネーション読出しサイクル省略機構

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ビットマップ・メモリを有するデジタル
   画像処理装置において、 所定のビット数のソース・データを格納するソース・レ
   ジスタと、 予め描画処理に対応する描画演算種類を、処理用のデー
   タとして格納する描画演算種類記憶レジスタと、 所定のデータ入出力信号端子を介して取り込まれるデス
   ティネーション・データならびに前記ソース・レジスタ
   に格納されているソース・データを入力して、これらの
   二つのデータの論理演算を実行する描画演算器と、 前記ビットマップ・メモリに格納されている更新対象の
   デスティネーション・データを読出して、前記描画演算
   器に送出するとともに、当該描画演算器より出力される
   更新されたデスティネーション・データを前記ビットマ
   ップ・メモリに書込むバス・サイクル発生器と、 前記描画演算種類記憶レジスタより入力される描画演算
   情報が依存型描画演算であるか、または独立型描画演算
   であるかを判定し、当該判定結果が独立型描画演算であ
   る場合には、前記バス・サイクル発生器によるデスティ
   ネーション・データの読出しサイクルを省略させるよう
   に作用するデスティネーション読出しサイクル省略機構
   と、 を少なくとも備えることを特徴とする描画プロセッサ。