JP4744277B2 - 携帯情報端末 - Google Patents

Description

本発明は、携帯電話機などの携帯情報端末に係り、さらに詳しくは、画像表示を行う表示装置と、画像データを生成するホストコントローラとの間に表示コントローラを介在させた携帯情報端末の改良に関する。

一般に、携帯電話機などの携帯情報端末の表示装置には、液晶ディスプレイ（Liquid Crystal Display：ＬＣＤ）が採用されている。この種の液晶ディスプレイは、液晶表示パネル及びドライバ回路などを含む予めモジュール化されたＬＣＤ表示装置として提供され、画像データを生成するホストコントローラとの間にＬＣＤコントローラを介在させて使用される。ＬＣＤコントローラは、ホストコントローラで生成された画像データを格納するビデオＲＡＭを内蔵し、このビデオＲＡＭ内の画像データを所定のタイミングで読み出して、ＬＣＤ表示装置３へ出力している。

また、最近の携帯電話機では、液晶ディスプレイの大型化や高精細化、描画更新速度の高速化に対応するために、ホストコントローラ内には、ホストプロセッサに加えて、表示プロセッサが導入されている。表示プロセッサは、従来はホストプロセッサが行っていた画像データの生成や転送を高速に実行する表示処理専用の回路であり、ホストプロセッサによる表示系の処理負荷を軽減することによって、携帯電話機全体のパフォーマンスを向上させている。

図９は、従来の携帯情報端末の要部について一構成例を示したブロック図であり、ホストコントローラ１、ＬＣＤコントローラ２、ＬＣＤ表示装置３、Ｉ／Ｏ（Input/Output）コントローラ４及びデータ記憶部１２，１３が示されている。また、パラレル通信線５１は、ホストコントローラ１及びＬＣＤコントローラ２を接続している唯一のデータ通信線であり、これらのコントローラ間における全てのデータ通信が、パラレル通信線５１を介して行われている。

ホストコントローラ１は、ホストプロセッサ１０及び表示プロセッサ１１により構成される。表示プロセッサ１１は、ホストプロセッサ１０の指示に基づいて、液晶表示パネル３３に表示させる画像データを生成し、パラレル通信線５１を介して、ＬＣＤコントローラ２へ高速転送する。また、ホストプロセッサ１０によって生成されたＬＣＤコントローラ２及びＬＣＤ表示装置３の制御データも、一旦、ホストプロセッサ１０から表示プロセッサ１１へ送られた後、パラレル通信線５１を介して、ＬＣＤコントローラ２へ出力される。

ＬＣＤコントローラ２は、画像データを記憶するビデオＲＡＭ（ＶＲＡＭ）２４と、制御データを記憶するレジスタ群２７を備えている。表示プロセッサ１１から転送される画像データは、通信部２０によって受信され、ＶＲＡＭ書込部２３によってビデオＲＡＭ２４に書き込まれる。また、ビデオＲＡＭ２４内に保持されている画像データは、所定のタイミングで画像データ出力部２５によって読み出され、ＬＣＤ表示装置３へ出力される。一方、表示プロセッサ１１から出力される制御データは、通信部２０によって受信され、レジスタ書込部２６によってレジスタ群２７に書き込まれる。このレジスタ群２７内には、制御データとして、書込制御データ、出力制御データ及びＬＣＤ制御データが保持されている。

書込制御データは、ＶＲＡＭ書込部２３の動作を規定する制御データであり、例えば、書き込みを開始する画素位置、書き込み範囲、書き込み方向などの情報が含まれている。ＶＲＡＭ書込部２３は、この書込制御データに基づいて、ビデオＲＡＭ２４のアドレスを自動生成し、表示プロセッサ１１から連続して入力される画像データをビデオＲＡＭ２４へ書き込んでいく。このため、書込制御データは、表示プロセッサ１１によって生成され、一連の画像データの転送に先立って、ＬＣＤコントローラ２へ出力される。

出力制御データは、画像データ出力部２５の動作を規定する制御データである。画像データ出力部２５は、この出力制御データに基づいて、ビデオＲＡＭ２４内の画像データをＬＣＤ表示装置３へ出力するタイミングを調整している。

ＬＣＤ制御データは、ＬＣＤ表示装置３内の通信部３１やドライバ回路３２の動作を規定する制御データであり、制御データ出力部２８によってＬＣＤ表示装置３へ送信される。なお、出力制御データ及びＬＣＤ制御データは、ホストプロセッサ１０によって生成され、表示プロセッサ１１を介してＬＣＤコントローラ２へ入力される。

Ｉ／Ｏコントローラ４は、Ｉ／Ｏ制御データ通信線５２を介して、ホストプロセッサ１０に接続され、ホストプロセッサ１０から出力されるＩ／Ｏ制御データに基づいて、図示しない周辺機器に対する信号入出力や制御を行っている。この周辺機器には、例えば、ＵＳＢ機器やＳＤカードのように、携帯電話機に対して着脱可能に取り付けられる外部装置だけでなく、携帯電話機内に予め組み込まれている内部装置も含まれる。
特開２００２−２２１９５８号公報

上述した通り、最近の携帯電話機は、ホストコントローラ内に表示プロセッサを導入し、液晶ディスプレイの大型化や高精細化に対応しているが、このような変化に伴って、表示プロセッサ１１からＬＣＤコントローラ２へ転送すべき画像データのデータ量も増大している。このため、ホストコントローラ１及びＬＣＤコントローラ２間における画像データの転送速度の高速化が求められている。

しかしながら、従来の携帯電話機では、パラレル通信線５１が、ホストコントローラ１及びＬＣＤコントローラ２を接続している唯一のデータ通信線であるため、同じパラレル通信線５１を用いて、画像データだけでなく制御データの転送も行わなければならず、制御データの転送によって、画像データの転送速度が低下してしまうという問題があった。

また、従来の携帯情報端末では、パラレル通信線５１を利用した通信に、画像データの転送に好適な方式が採用されており、少ない信号線を用いて画像データの高速転送を実現している。すなわち、一連の画像データを転送する際、ＶＲＡＭ書込部２３がビデオＲＡＭ２４のアドレスを生成することによって、画像データごとに書き込み先のアドレスを送信することなく、ビデオＲＡＭ２４への書き込みを実現しており、パラレル通信線５１は一般的なメモリインタフェイスと異なりアドレス線を持たない構成になっている。しかしながら、レジスタ群２７に対する制御データの書き込み動作は、ビデオＲＡＭ２４に対する画像データの書き込みのような連続する記憶領域への書き込み動作ではないことから、書き込み先のアドレス及びデータをともに送信する必要があり、パラレル通信線５１は、制御データの転送に適しておらず、データ転送の効率が悪いという問題があった。また、パラレル通信線５１からレジスタ群２７の読み出しを行う場合、予め読み出し先のレジスタのアドレスを指定した上でデータの読み出しを行うといった手順が必要になり、ホストコントローラ１とＬＣＤコントローラ２の間のデータ転送効率を下げる要因となっていた。

また、ホストプロセッサ１０によって生成された制御データであっても、表示プロセッサ１１から転送しなければならず、表示プロセッサ１１のパフォーマンスを低下させてしまうという問題があった。また、表示プロセッサ１１が起動されていなければ、ホストプロセッサ１０は、ＬＣＤコントローラ２に対し、制御データを送信できないという問題があった。さらに、ＬＣＤコントローラ２に対し、画像データ及び制御データを同時に転送することはできないという問題があった。

本発明は、上記の事情に鑑みてなされたものであり、画像データ及び制御データを生成するホストコントローラと、ＬＣＤコントローラとの間で、効率的なデータ通信を行うことができる携帯情報端末を提供することを目的とする。特に、画像データの転送速度を低下させることなく、ホストコントローラからＬＣＤコントローラへ画像データ及び制御データを同時に転送可能にすることができる携帯情報端末を提供することを目的とする。

また、第１データ通信線を介して、ＬＣＤコントローラ内のビデオＲＡＭへの書き込みを行い、また、第２データ通信線を介して、ＬＣＤコントローラ内のレジスタ群への書き込みを行うとともに、第１データ通信線を介して転送される書込制御データを、ＬＣＤコントローラ内の上記レジスタ群へ書き込むことができる携帯情報端末を提供することを目的とする。

本発明に係る携帯情報端末は、画像表示を行う表示装置と、画像データを生成するホストコントローラと、上記表示装置及び上記ホストコントローラ間に介在させる表示コントローラとにより構成され、上記ホストコントローラ及び上記表示コントローラが、第１データ通信線及び第２データ通信線によって接続されるとともに、以下のような特徴を有している。

第１の本発明による携帯情報端末は、上記表示コントローラが、画像データを記憶するビデオＲＡＭと、上記第１データ通信線を介して入力された画像データを上記ビデオＲＡＭに書き込むＶＲＡＭ書込部と、上記ビデオＲＡＭ内に保持されている画像データを上記表示装置へ出力する画像データ出力部と、上記第１データ通信線を介して入力された上記ＶＲＡＭ書込部の動作を規定する書込制御データ、及び、上記第２データ通信線を介して入力された上記画像データ出力部の動作を規定する出力制御データを格納するレジスタ群と、上記レジスタ群からアドレス指定されたレジスタを選択し、選択されたレジスタに対してデータ書き込みを行うレジスタ書込部とを備え、上記レジスタ書込部が、上記第１及び第２データ通信線から上記レジスタ群へのデータ書込要求が競合した場合に、これらの書き込み動作を調停する書込調停部を有する。

表示コントローラ及びホストコントローラが、２つのデータ通信線によって接続され、ホストコントローラで生成された画像データ及び書込制御データは、第１データ通信線を介して表示コントローラへ転送され、ホストコントローラで生成された出力制御データは、第２データ通信線を介して表示コントローラへ転送される。そして、書込制御データ及び出力制御データをレジスタ群へ書き込むレジスタ書込部が、第１及び第２データ通信線からのデータ書込要求が競合した場合に、これらの書き込み動作を調停する。この様な構成により、第１データ通信線を介してビデオＲＡＭへ画像データの書き込みが行われている場合であっても、第２データ通信線を介してレジスタ群へ出力制御データを書き込むことができる。また、レジスタ群に対し、第１データ通信線を介して書込制御データを書き込むこともできる。なお、後述するＬＣＤ表示装置３は、表示装置の一例であり、ＬＣＤコントローラ２Ｎは、表示コントローラの一例である。

第２の本発明による携帯情報端末は、上記表示コントローラが、画像データを記憶するビデオＲＡＭと、上記第１データ通信線を介して、上記ホストコントローラから入力された画像データを上記ビデオＲＡＭに書き込むＶＲＡＭ書込部と、上記第１データ通信線を介して入力された上記ＶＲＡＭ書込部の動作を規定する書込制御データ、及び、上記第２データ通信線を介して入力された上記表示装置の動作を規定する表示装置制御データを格納するレジスタ群と、上記レジスタ群内に保持されている表示装置制御データを上記表示装置へ出力する制御データ出力部とを備え、上記レジスタ群からアドレス指定されたレジスタを選択し、選択されたレジスタに対してデータ書き込みを行うレジスタ書込部と、上記レジスタ書込部が、上記第１及び第２データ通信線から上記レジスタ群へのデータ書き込みが競合した場合に、これらの書き込み動作を調停する書込調停部を有する。なお、後述するＬＣＤ制御データは、表示装置制御データの一例である。

表示コントローラ及びホストコントローラが、２つのデータ通信線によって接続され、ホストコントローラで生成された画像データ及び書込制御データは、第１データ通信線を介して表示コントローラへ転送され、ホストコントローラで生成された表示装置制御データは、第２データ通信線を介して表示コントローラへ転送される。そして、書込制御データ及び表示装置制御データをレジスタ群へ書き込むレジスタ書込部が、第１及び第２データ通信線からのデータ書込要求が競合した場合に、これらの書き込み動作を調停する。この様な構成により、第１データ通信線を介してビデオＲＡＭへ画像データの書き込みが行われている場合であっても、第２データ通信線を介してレジスタ群へ表示装置制御データを書き込むことができる。また、レジスタ群に対し、第１データ通信線を介して書込制御データを書き込むこともできる。

第３の本発明による携帯情報端末は、上記構成に加えて、上記表示コントローラが、当該携帯情報端末に着脱可能に接続される周辺機器との間で信号入出力を行う周辺機器制御部を備え、上記レジスタ群が、上記第２データ通信線を介して入力された上記周辺機器制御部の動作を規定する周辺機器制御データを保持するように構成される。

この様な構成により、信号線の数を顕著に増大させることなく、表示コントローラ及びホストコントローラ間を２つのデータ通信線で接続することができる。このため、ホストコントローラからビデオＲＡＭへ画像データの書き込みが行われている場合であっても、レジスタ群に対し、周辺機器制御データを含む様々な制御データをホストコントローラから書き込むことができる。

第４の本発明による携帯情報端末は、上記構成に加えて、上記第１データ通信線が、パラレル通信を行うための通信線からなり、上記第２データ通信線が、シリアル通信を行うための通信線からなり、第１データ通信線のビットレートが、第２データ通信線よりも高くなるように構成される。

この様な構成により、ホストコントローラによって生成される画像データについては、第１データ通信線を介して高速転送し、ホストコントローラによって生成される様々な制御データについては、第２データ通信線を介して転送することができる。このため、画像データのビットレートを低下させることはなく、画像データの転送中であっても、上記制御データを表示コントローラに転送することができる。

第５の本発明による携帯情報端末は、上記構成に加えて、上記ホストコントローラが、一連の画像データの送信に先立って、上記一連の画像データの上記ビデオＲＡＭ上における書き込み先を規定する書込制御データを送信し、上記ＶＲＡＭ書込部が、画像データを上記ビデオＲＡＭへ書き込む際、上記書込制御データに基づいて上記ビデオＲＡＭへのアドレスを生成するように構成される。

このような構成により、画像データの転送に先立って、第１データ通信線を介して、ホストコントローラからレジスタ群へ書込制御データを書き込めば、第１データ通信線がアドレス線を有していなくても、ホストコントローラからビデオＲＡＭへ画像データを高速転送することができる。つまり、少ない信号線を用いて高速にデータ伝送を行うことができるとともに、書込制御データのレジスタ群への書き込み時を除き、第２データ通信線を介して、ホストコントローラからレジスタ群への書き込みを行うこともできる。

第６の本発明による携帯情報端末は、上記構成に加えて、上記レジスタ書込部が、上記第１データ通信線からのデータ書込要求を構成するレジスタアドレス及びデータを記憶する第１バッファと、上記第２データ通信線からのデータ書込要求を構成するレジスタアドレス及びデータを記憶する第２バッファとを備え、上記書込調停部が、上記第１及び第２データ通信線からのデータ書込要求が競合した場合に、一方のバッファからのデータ書き込みが終了した後に、他方のバッファからのデータ書き込みを開始するように構成される。

第７の本発明による携帯情報端末は、上記構成に加えて、上記書込調停部が、一定周期ごとにデータ書込要求を受け付け、上記第１及び第２データ通信線からのデータ書込要求が競合した場合、上記データ通信線の一方からの書込要求を他方からのデータ書込要求よりも優先し、上記一定周期ごとに優先するデータ通信線を入れ替えるように構成される。この様な構成により、第１及び第２データ通信線から同時にデータ書込要求があった場合でも、一方のデータ通信線からのデータ書込要求のみが優先されることがない。

本発明によれば、画像データ及び制御データを生成するホストコントローラと、表示コントローラとの間で、効率的なデータ通信を行うことができる携帯情報端末を提供することができる。特に、画像データの転送速度を低下させることなく、ホストコントローラから表示コントローラへ画像データ及び制御データを同時に転送可能にすることができる携帯情報端末を提供することができる。

また、第１データ通信線を介して、表示コントローラ内のビデオＲＡＭへの書き込みを行い、また、第２データ通信線を介して、表示コントローラ内のレジスタ群への書き込みを行うとともに、第１データ通信線を介して転送される書込制御データを、表示コントローラ内の上記レジスタ群へ書き込むことができる携帯情報端末を提供することができる。

図１は、本発明の実施の形態による携帯情報端末の概略構成例を示したブロック図であり、ここでは、携帯情報端末の一例として携帯電話機が示されている。ホストコントローラ１は、プログラム記憶部１３に保持されているプログラムに基づいて動作し、携帯電話機を構成する各ブロックの制御を行っている。無線通信部１４は、図示しない基地局との間で無線通信を行っており、ユーザは、送受話器１７を用いて通話することができる。この様な通話処理や発着信処理は、ホストコントローラ１によって制御される。また、ユーザがキー操作を行った場合、キー操作部１６からの操作信号に基づいて、ホストコントローラ１が予め定められた処理を実行する。また、カメラ部１５により撮影された画像データは、ホストコントローラ１によって一旦画像データ記憶部１２に格納され、ＪＰＥＧ形式など既存の画像圧縮方式にしたがって圧縮された後、フラッシュメモリあるいはＳＤカードなどの不揮発性のメモリに格納される。

さらに、ＬＣＤ表示装置３に画面表示される画像データも、ホストコントローラ１によって生成される。例えば、ホストコントローラ１がＳＤＲＡＭ、フラッシュメモリ、あるいはＳＤカードなどに保持されている画像データを読み出し、この画像データを加工することによって、画面表示すべき画像データが生成され、画像データ記憶部１２に保持される。この様にして生成された画像データは、一旦、ＬＣＤコントローラ２Ｎに蓄積され、所定のタイミングでＬＣＤ表示装置３へ出力される。また、ＬＣＤコントローラ２Ｎは、ホストコントローラ１の指示に基づいて、周辺機器に対する信号入出力や制御も行っている。

図２は、図１の携帯電話機の要部について更に詳細に示したブロック図であり、画面表示に関連する各ブロック、すなわち、ホストコントローラ１、ＬＣＤコントローラ２Ｎ、ＬＣＤ表示装置３、画像データ記憶部１２及びプログラム記憶部１３が示されている。つまり、図１の携帯電話機に内蔵されている表示システムの一構成例を示したブロック図である。

図中のＬＣＤコントローラ２Ｎは、従来のＬＣＤコントローラ２及びＩ／Ｏコントローラ４の機能を統合した半導体デバイスである。このＬＣＤコントローラ２Ｎは、ホストコントローラ１とは異なる半導体デバイスとして与えられ、ホストコントローラ１及びＬＣＤ表示装置３の間に介在させるとともに、ホストコントローラ１及び図示しない周辺機器の間にも介在させるように配置されている。また、ホストコントローラ１及びＬＣＤコントローラ２Ｎ間は、２つのデータ通信線、すなわち、シリアル通信線５０及びパラレル通信線５１によって接続されている。なお、本明細書における半導体デバイスとは、単一の半導体基板上に形成され、プリント基板上へ固着するまでは互いに独立している回路素子を意味するものとする。

シリアル通信線５０は、ホストプロセッサ１０及びＬＣＤコントローラ２Ｎ間においてシリアル通信を行うためのデータ通信線である。ここでは、ホストプロセッサ１０からのクロック信号を伝送するクロック信号線ＳＣＬ（Serial Clock Line）と、データ信号を伝送するデータ信号線ＳＤＡ（Serial Data line）で構成される２線式の通信規格Ｉ２Ｃ（登録商標）が採用されているものとする。

パラレル通信線５１は、表示プロセッサ１１及びＬＣＤコントローラ２Ｎ間においてパラレル通信を行うためのデータ通信線である。ここでは、ＬＣＤコントローラ２Ｎに対するアクセスであるかどうかを示すチップセレクト信号線ＣＳと、書き込み先としてビデオＲＡＭ２４又はレジスタ群２７を指定するセレクト信号線ＲＳＰと、データの書き込みタイミングを示すライト信号線ＷＲＢと、データの読み出しタイミングを示すリード信号線ＲＤＢと、複数のデータ信号線Ｄ０〜Ｄ７とによって構成され、８ビットのデータを同時に送受信することができるが、アドレス線は省略されているものとする。

画像データ記憶部１２は、画像データを保持している記憶装置であり、例えば、ホストコントローラ１のクロック信号に同期して動作するＳＤＲＡＭ（Synchronous Dynamic RAM）が用いられる。この画像データは、ホストプロセッサ１０又は表示プロセッサ１１によって読み出され、表示プロセッサ１１において所望の画像処理が行われることにより、ＬＣＤコントローラ２Ｎに蓄積可能な画像データが生成される。なお、画像データとは、静止画像や動作画像を規定しているピクセルデータやベクトルデータの集合体であるものとする。

プログラム記憶部１３は、プログラムやデータを保持している記憶装置であり、例えば、電気的に書き換え可能な不揮発性の半導体メモリであるフラッシュメモリが用いられる。ホストプロセッサ１０は、プログラム記憶部１３から読み出したプログラムを逐次実行している。また、ホストプロセッサ１０は、表示プロセッサ１１を初期化した後、プログラム記憶部１３から表示プロセッサ１１用のプログラムあるいはマイクロコードを読み出し、表示プロセッサ１１内のメモリに書き込みを行う。

ホストコントローラ１は、ホストプロセッサ１０及び表示プロセッサ１１により構成される。なお、ホストプロセッサ１０及び表示プロセッサ１１は、異なる半導体デバイスとして構成することもできるが、一つの半導体デバイスとして構成することもできる。

表示プロセッサ１１は、画像データ記憶部１２から読み出された画像データに基づいて、画面表示させる画像データを生成している。例えば、ＭＰＥＧ４、Ｈ．２６３などの形式でエンコードされた動画像データをフレームごとの画像データに展開するデコード処理や、画像データの拡大処理、縮小処理、回転処理、反転処理、フォーマット変換処理、色空間補正処理、重ね合わせ処理などを行っている。この様にして生成された画像データは、パラレル通信線５１を介して、ＬＣＤコントローラ２Ｎへ高速転送される。その際、表示プロセッサ１１は、一連の画像データの転送に先立って、ＶＲＡＭ書込部２３の動作を規定する書込制御データをＬＣＤコントローラ２Ｎへ出力する。

ホストプロセッサ１０は、シリアル通信線５０を介して、ＬＣＤコントローラ２Ｎに制御データを出力し、表示プロセッサ１１が行う上記処理を除き、ＬＣＤコントローラ２Ｎ及びＬＣＤ表示装置３に対する様々な制御を行っている。ここでは、ＬＣＤコントローラ２Ｎに対し、画像データ出力部２５の動作を規定する出力制御データ、ＬＣＤ表示装置３の動作を規定するＬＣＤ制御データ、周辺機器制御部２９の動作を規定する周辺機器制御データを出力している。

ＬＣＤコントローラ２Ｎは、表示用通信部２１、制御用通信部２２、ＶＲＡＭ書込部２３、ビデオＲＡＭ２４、画像データ出力部２５、レジスタ書込部２６、レジスタ群２７、制御データ出力部２８及び周辺機器制御部２９により構成される。

表示用通信部２１は、パラレル通信線５１に接続され、表示プロセッサ１１から送出された画像データ及び書込制御データの受信処理を行っている。表示用通信部２１は、パラレル通信線５１に含まれるセレクト信号線ＲＳＰに基づいて、受信データが画像データ又は書込制御データのいずれであるのかを判別し、画像データの場合にはＶＲＡＭ書込部２３へ出力し、書込制御データの場合にはレジスタ書込部２６へ出力する。

制御用通信部２２は、シリアル通信線５０に接続され、ホストプロセッサ１０から送出された出力制御データ、ＬＣＤ制御データ及び周辺機器制御データの受信処理を行っている。これらのデータは、制御用通信部２２からレジスタ書込部２６へ出力される。

ＶＲＡＭ書込部２３は、レジスタ群２７内の書込制御データに基づいて、一連の画像データをビデオＲＡＭ２４に順次に書き込んでいる。表示プロセッサ１１から転送される一連の画像データは、その画素位置が連続領域を形成していることから、ＶＲＡＭ書込部２３は、書込制御データに基づいて、書き込み先となるビデオＲＡＭ２４上のアドレスを生成し、画像データの高速書き込みを行っている。この書込制御データは、例えば、画像データのフォーマットや、ビデオＲＡＭ２４への書き込みを開始する画素位置、書き込み方向、書き込み範囲、書き込み禁止許可などの情報からなる。

ビデオＲＡＭ２４は、画像データを書き換え可能に記憶する半導体記憶装置であり、表示用通信部２１が受信した画像データを画素位置に対応づけて格納される。このビデオＲＡＭ２４内に格納されている画像データは、画像データ出力部２５によって読み出され、ＬＣＤ表示装置３へ出力される。なお、ビデオＲＡＭは、書き込み時のオーバーヘッドを低減するための入力バッファが設けられており、平均書き込み速度はレジスタ群２７よりも速い。

画像データ出力部２５は、データ通信線５３を介して、ＬＣＤ表示装置３に接続されており、レジスタ群２７内の出力制御データに基づいてＬＣＤ表示装置３へ表示データを出力するタイミング調整を行いつつ、ビデオＲＡＭ２４から画像データを読み出し、データ通信線５３へ出力している。この出力制御データには、例えば、画像データのカラーパレット、転送速度、フォーマット、水平垂直信号の出力タイミング、画素データの出力タイミングなどの情報が含まれている。また、データ通信線５３による画像データの伝送には、ＲＧＢ６６６のパラレル通信や、ＬＶＤＳ（Low Voltage Differential Signaling：低電圧差動伝送）方式が採用され、例えば、毎秒６０フレームのフレームレートで画像データが転送される。

レジスタ群２７は、制御データを保持する複数のレジスタで構成される書き換え可能な半導体記憶装置であり、レジスタ書込部２６は、ホストコントローラ１から入力された制御データをレジスタ群２７に書き込む動作を行っている。すなわち、パラレル通信線５１を介して表示プロセッサ１１から入力された書込制御データや、シリアル通信線５０を介してホストプロセッサ１０から入力された出力制御データ、ＬＣＤ制御データ及び周辺機器制御データは、レジスタ書込部２６によって、レジスタ群２７内のいずれかのレジスタに書き込まれる。その際、ホストプロセッサ１０及び表示プロセッサ１１からのレジスタ群２７に対するデータ書き込みに競合が生じれば、これらのデータ書き込みについて調停が行われる。

制御データ出力部２８は、データ通信線５２を介して、ＬＣＤ表示装置３に接続されており、レジスタ群２７内のＬＣＤ制御データをＬＣＤ表示装置３へ出力している。このＬＣＤ制御データには、データ通信線５３を介してＬＣＤ表示装置３へ入力される画像データを除く様々な制御情報が含まれている。例えば、表示データの転送速度やフォーマット情報、水平垂直信号の出力タイミング、画素データの出力タイミングなどの情報や、ＬＣＤ表示装置３内のドライバ回路３２の電圧制御、ガンマ補正などの情報が含まれており、これらの情報がＬＣＤ表示装置３へ出力される。

周辺機器制御部２９は、周辺機器制御データに基づいて、図示しない周辺機器に対する信号入出力や制御を行っており、例えば、ＵＳＢトランシーバ、信号レベルを変換するレベルシフタとしての機能を有している。つまり、図９に示した従来の携帯電話機におけるＩ／Ｏコントローラ４に相当する。なお、この周辺機器制御部２９が対象とする周辺機器には、ＵＳＢ機器やＳＤカードのように着脱可能に取り付けられる外部装置だけでなく、携帯電話機内に予め組み込まれている内部装置も含まれる。

ＬＣＤ表示装置３は、ＬＣＤコントローラ２ＮのビデオＲＡＭ２４から転送される画像データを画面表示する表示装置である。このＬＣＤ表示装置３は、データ通信線５３を介して画像データを受信する通信部３１と、受信した画像データに基づいて液晶表示パネル３３を駆動するドライバ回路３２と、表示画面を有する液晶表示パネル３３によって構成される。なお、通信部３１及びドライバ回路３２は、異なる半導体デバイスとして構成することもできるが、一つの半導体デバイスとして構成することもできる。

通信部３１及びドライバ回路３２は、データ通信線５２を介して入力されるＬＣＤ制御データに基づいて動作している。また、通信部３１は、ＬＣＤコントローラ２Ｎから画像データを正しく受信できなかった場合、受信エラーを通知する制御信号として、インタラプト信号（割り込み信号）を生成し、ＬＣＤコントローラ２Ｎ或いはホストコントローラ１へ出力する。

図３は、図２のレジスタ書込部２６及びレジスタ群２７について更に詳細な構成例を示したブロック図である。

レジスタ群２７は、第１レジスタ群７１と、第２レジスタ群７２と、ＲＡ（Read Address）レジスタ７３，７４とによって構成される。第１レジスタ群７１は、出力制御データ、ＬＣＤ制御データ及び周辺機器制御データを格納するための複数のレジスタからなり、主としてシリアル通信線５０を介してホストプロセッサ１０からアクセスされる。一方、第２レジスタ群７２は、書込制御データを格納するための複数のレジスタからなり、主としてパラレル通信線５１を介して表示プロセッサ１１からアクセスされる。ただし、ホストプロセッサ１０及び表示プロセッサ１１は、それぞれが第１レジスタ群７１及び第２レジスタ群７２のいずれに対してもアクセスすることができる。

ＲＡレジスタ７３は、ホストプロセッサ１０がレジスタ群７１及び７２内に保持されている制御データを読み出す際、読み出し対象となるレジスタのアドレス（リードアドレス）を予め書き込んでおくレジスタである。また、ＲＡレジスタ７４は、表示プロセッサ１１がレジスタ群７１及び７２内に保持されている制御データを読み出す際、読み出し対象となるレジスタのアドレス（リードアドレス）を予め書き込んでおくレジスタである。

レジスタ書込部２６は、第１のバッファ６１、第２のバッファ６２、書込調停部６３、アドレスデコーダ６４及びセレクタ６５からなる。レジスタ群２７へのデータ書込要求は、ホストコントローラ１から２つのデータ通信線５０，５１を介して入力されるが、レジスタ群２７内の異なるレジスタに対し、同時にデータ書き込みを行うことはできない。このため、書込調停部６３が、競合するデータ書込要求を調停するとともに、第１及び第２のバッファ６１，６２が、競合するデータ書込要求を一時記憶している。

第１のバッファ６１は、制御用通信部２２からのデータ書込要求を一時記憶する入力バッファである。つまり、ホストプロセッサ１０によって生成された制御データと、当該制御データの書き込み先となるレジスタのアドレスとが、シリアル通信線５０を介して入力された場合、レジスタアドレスはアドレス記憶部６１ａに、書込制御データはデータ記憶部６１ｂにそれぞれ格納され、所定のタイミングで書込調停部６３へ出力される。

同様にして、第２のバッファ６２は、表示用通信部２１からのデータ書込要求を一時記憶する入力バッファである。つまり、表示プロセッサ１１によって生成された書込制御データと、当該書込制御データの書き込み先となるレジスタのアドレスとが、パラレル通信線５１を介して入力された場合、レジスタアドレスはアドレス記憶部６２ａに、書込制御データはデータ記憶部６２ｂにそれぞれ格納され、所定のタイミングで書込調停部６３へ出力される。

各バッファ６１，６２内のレジスタアドレスは、書込調停部６３を介してアドレスデコーダ６４へ出力され、各バッファ６１，６２内の制御データは、書込調停部６３を介してセレクタ６５へ出力される。アドレスデコーダ６４は、上記レジスタアドレスをデコードし、セレクタ６５は、このデコード結果に基づいて、レジスタ群２７を構成するレジスタのいずれか一つを選択し、選択されたレジスタへ上記制御データが書き込まれる。

書込調停部６３は、第１及び第２のバッファ６１，６２によるデータ書き込みが競合した場合に、これらのデータ書き込みを調停し、順次に実行する。例えば、一方のバッファ６１（６２）から入力された制御データの書き込み中に、他方のバッファ６２（６１）からデータが入力されると、実行中のデータ書き込みが終了してから、新たなデータ書き込みを開始する。また、両バッファ６１及び６２から同時にデータが入力されると、ＬＣＤコントローラ２Ｎ内で生成される内部クロック信号に基づいてデータ書き込みの優先順位が決定される。

図４のステップＳ１０１〜Ｓ１０６は、図３のレジスタ書込部２６における動作の一例を示したフローチャートであり、レジスタ群２７に対するデータ書き込み（ライト）時の処理手順が示されている。まず、第１のバッファ６１は、シリアル通信線５０を介してホストプロセッサ１０から入力されるレジスタアドレス及びデータをそれぞれアドレス記憶部６１ａ及びデータ記憶部６１ｂに蓄積する。また、第２のバッファ６２は、パラレル通信線５１を介して表示プロセッサ１１から入力されるレジスタアドレス及びデータをそれぞれアドレス記憶部６２ａ及びデータ記憶部６２ｂに蓄積する（ステップＳ１０１）。

各バッファ６１，６２は、レジスタアドレス及びデータの格納が完了すると、これらのレジスタアドレス及びデータを書込調停部６３へ出力する（ステップＳ１０２）。書込調停部６３は、バッファから入力されたアドレスをアドレスデコーダ６４に出力するとともに、データをセレクタ６５に出力する。ただし、各バッファ６１，６２からの入力が同時に発生し、アドレスデコーダ６４及びセレクタ６５への出力に競合が生じる場合、書込調停部６３は、両者の優先順位を判別し、この判別結果に基づいて順に出力する（ステップＳ１０３〜Ｓ１０５）。すなわち、優先順位の高い方のアドレス及びデータが先に出力され、その後に、優先順位の低い方のアドレス及びデータが出力される。

アドレスデコーダ６４は、上記レジスタアドレスをデコードし、セレクタ６５は、このデコード結果に基づいて、レジスタ群２７からレジスタを選択し、選択された当該レジスタにデータが書き込まれる（ステップＳ１０６）。

図５のステップＳ２０１〜Ｓ２０４は、図３のレジスタ書込部２６における動作の一例を示したフローチャートであり、レジスタ群２７からのデータ読み出し（リード）時の処理手順が示されている。

まず、ホストコントローラ１によって、レジスタ群２７内のＲＡレジスタ７３，７４に、読み出し対象となるレジスタのアドレス(リードアドレス)が書き込まれる（ステップＳ２０１）。ＲＡレジスタ７３，７４は、それぞれデータ通信線５０，５１に対応づけられており、ホストプロセッサ１０からの読み出し要求時には、読出し対象となるレジスタのアドレス(リードアドレス)がＲＡレジスタ７３に格納され、表示プロセッサ１１からの読み出し要求時には、読出し対象となるレジスタのアドレス（リードアドレス）がＲＡレジスタ７４に格納される（ステップＳ２０２）。

次に、ホストコントローラ１より読み出し動作が行われるとＲＡレジスタ７３，７４内のアドレスによって指定されたレジスタ内に保持されている制御データが取り出され（ステップＳ２０３）、読み出し対象となるレジスタのアドレス（リードアドレス）に続いてステップＳ２０３にて取り出された制御データがホストコントローラ１へ出力される（ステップＳ２０４）。このとき、読み出された制御データは、読み出し対象となるレジスタのアドレス（リードアドレス）が格納されていたＲＡレジスタ７３，７４に対応づけられたデータ通信線５０，５１を介してホストコントローラ１へ出力される。すなわち、ＲＡレジスタ７３に基づいて読み出された制御データは、制御用通信部２２へ出力され、シリアル通信線５０を介して、ホストプロセッサ１０へ出力される。一方、ＲＡレジスタ７４に基づいて読み出された制御データは、表示用通信部２１へ出力され、パラレル通信線５１を介して、表示プロセッサ１１へ出力される。

図６は、パラレル通信線５１を介して行われるホストコントローラ１及びＬＣＤコントローラ２Ｎ間のデータ通信の一例を示したタイミングチャートである。図中の（ａ）には、表示プロセッサ１１によるレジスタ群２７へのデータ書き込みの動作が示され、図中の（ｂ）には、表示プロセッサ１１によるレジスタ群２７からのデータ読み出しの動作が示されている。表示プロセッサ１１は、パラレル通信線５１のチップセレクト信号ＣＳを低レベル（理論値０）に、レジスタセレクト信号ＲＳＰを高レベル（論理値１）にそれぞれすることにより、レジスタ群２７にアクセスすることができる。すなわち、チップセレクト信号ＣＳはＬＣＤコントローラ２Ｎに対するアクセスであることを示す信号として使用され、レジスタセレクト信号ＲＳＰは、レジスタ書き込み又はレジスタ読み出しを示す信号として使用される。なお、チップセレクト信号ＣＳおよびレジスタセレクト信号ＲＳＰの極性は、ＬＣＤコントローラ２Ｎに合わせて、表示プロセッサ１１側で反転して出力することが可能である。

レジスタ書き込みでは、表示プロセッサ１１によって、書き込み先のレジスタアドレスと書き込むべきデータが、ともにデータ信号線Ｄ０〜Ｄ７へ順次に出力される。チップセレクト信号ＣＳが低レベル、かつレジスタセレクト信号ＲＳＰが高レベルであれば、表示用通信部２１では、表示プロセッサ１１からのライト信号ＷＲＢに基づいて、データ信号線Ｄ０〜Ｄ７の信号レベルが取り込まれ、レジスタアドレス及びデータが順次に受信される。レジスタ書込部２６は、受信したレジスタアドレス及びデータに基づいて、レジスタ群２７への書き込み行う。

レジスタ読み出しでは、表示プロセッサ１１によって、ＲＡレジスタ７４のアドレスに続いて、ＲＡレジスタ７４に書き込むべきデータ（リードアドレス）が、データ信号線Ｄ０〜Ｄ７へ順次に出力される。チップセレクト信号ＣＳが低レベル、かつレジスタセレクト信号ＲＳＰが高レベルであれば、表示用通信部２１では、ライト信号ＷＲＢに基づいて、上記リードアドレス及びデータが順次に受信され、レジスタ書込部２６によりＲＡレジスタ７４への書き込みが行われる。次に、表示プロセッサ１１からのリード信号（ＲＤＢ）に基づいて、ＲＡレジスタ内のリードアドレスによって指定されたレジスタからデータが読み出され、そのリードアドレス及びデータが、データ信号線Ｄ０〜Ｄ７へ順に出力される。

図７は、シリアル通信線５０を介して行われるホストコントローラ１及びＬＣＤコントローラ２Ｎ間のデータ通信の一例を示したタイミングチャートである。図中の（ａ）には、ホストプロセッサ１０によるレジスタ群２７へのデータ書き込みの動作が示され、図中の（ｂ）には、ホストプロセッサ１０によるレジスタ群２７からのデータ読み出しの動作が示されている。

レジスタ書き込みでは、まず、クロック信号線ＳＣＬが高レベルの時に、ホストプロセッサ１０が、データ信号線ＳＤＡを高レベルから低レベルへ変化させ、シリアル通信線５０をアクティブにする。次に、レジスタアクセスを示す７ビットのスレーブアドレスがデータ信号線ＳＤＡへ出力されることにより、制御用通信部２２は、レジスタ群２７に対するアクセスが開始されたことを認識する。このスレーブアドレスに続く次のデータ信号（８クロック目）が低レベルであれば、制御用通信部２２は、上記アクセスがレジスタライトであると認識する。

続く９クロック目に、制御用通信部２２が、ＡＣＫ信号（アクノリッジ信号）を出力すれば、書き込み対象となるレジスタアドレスと、書き込むべきデータとが、ホストプロセッサ１０によってデータ信号線ＳＤＡに１ビットずつ順次に出力される。制御用通信部２２では、クロック信号線ＳＣＬに基づいて、上記レジスタアドレス及びデータが受信され、レジスタ書込部２６によってレジスタ群２７へ書き込まれる。アドレス及びデータは、それぞれ８ビットの情報として入力され、データの入力後の９クロック目に制御用通信部２２からＡＣＫ信号が出力され、クロック信号線ＳＣＬが高レベルである時に、ホストプロセッサ１０が、データ信号線ＳＤＡを低レベルから高レベルに変化させると、制御用通信部２２は、レジスタ群２７に対するアクセスが終了したことを認識し（エンド条件）、書き込みが終了する。

レジスタ読み出しを行う際、ホストプロセッサ１０は、まず、上記のレジスタ書き込み動作にしたがってシリアル通信線５０を介してＬＣＤコントローラ２ＮのＲＡレジスタ７３に読み出し対象となるレジスタのアドレス（リードアドレス）を書き込む。次に、レジスタ書き込みの場合と同様に、レジスタ群２７に対するアクセスを開始し、７ビットのスレーブアドレスに続く次のデータ信号（８クロック目）が高レベルであれば、制御用通信部２２は、上記アクセスがレジスタリードであると認識する。

続く９クロック目に、制御用通信部２２は、ＡＣＫ信号（アクノリッジ信号）を出力し、続けて、リードアドレスを８ビットの情報としてデータ信号線ＳＤＡへ出力する。続く９クロック目にホストプロセッサ１０がＡＣＫ信号を出力すれば、リードアドレスに基づいて、レジスタ群２７から読み出されたデータが、制御用通信部２２によりデータ信号線ＳＤＡへ出力される。８ビットのデータが出力された後の９クロック目にホストプロセッサ１０から非ＡＣＫ信号が出力され、クロック信号線ＳＣＬが高レベルである時に、ホストプロセッサ１０が、データ信号線ＳＤＡを低レベルから高レベルに変化させると、制御用通信部２２は、レジスタ群２７に対するアクセスが終了したことを認識し（エンド条件）、読み出しが終了する。

図８は、図３のレジスタ書込部２６における動作の一例を示したタイミングチャートであり、レジスタ群２７への書き込みに競合が生じた際の様子が示されている。レジスタ書込部２６は、ＬＣＤコントローラ２Ｎ内で生成される内部クロック信号ＭＣＬＫに基づいて書き込み動作を行っている。すなわち、表示用通信部２１又は制御用通信部２２によってレジスタアドレス及び書き込むべきデータが受信された場合、次の内部クロック信号ＭＣＬＫの立ち上がり時に、レジスタ群２７に書き込まれる。

つまり、レジスタ群２７への書き込みは、内部クロック信号ＭＣＬＫに同期させて行われている。このため、このクロック周期以下の時間差で、表示用通信部２１及び制御用通信部２２の両方からレジスタ書き込みが要求された場合、次の内部クロック信号ＭＣＬＫの立ち上がり時に、これらのデータ書き込みが競合することになる。例えば、パラレル信号線５１からデータ書き込み用のライト信号ＷＲＢの立ち上がりエッジが入力されてから内部クロックＭＣＬＫ周期以下の時間差でシリアル信号線５０から書き込み動作完了を示すエンド条件が入力された場合、次の内部クロック信号ＭＣＬＫの立ち上がり時に、これらのデータ書き込みが競合することになる。

図中では、シリアル通信線５０及びパラレル通信線５１を介して、ともに内部クロック信号ＭＣＬＫの３クロック目までに、レジスタアドレス及び書き込むべきデータが、ＬＣＤコントローラ２Ｎに入力されている。このため、４クロック目の立ち上がり時におけるレジスタ書き込みにおいて競合が発生する。

このため書込調停部６３が、内部クロック信号ＭＣＬＫに基づいて、２つのレジスタ書き込み要求の調停を行っている。具体的には、シリアル通信線５０、パラレル通信線５１からのレジスタ書き込み周期をそれぞれＭＣＬＫ周期の２倍以上あけることとし、内部クロック信号ＭＣＬＫにおける偶数番目のクロックパルスで競合が生じた場合には、パラレル通信線５１からのレジスタ書き込み要求を優先させ、奇数番目のクロックパルスで競合が生じた場合には、シリアル通信線５０からのレジスタ書き込み要求を優先させている。つまり、通信線５０，５１からのレジスタ書き込み要求の優先順位を競合が生じたタイミングによって決定し、この優先順位をクロック周期で交互に反転させている。なお、競合時に優先順位の低い方のレジスタ書き込みは、次の内部クロック信号ＭＣＬＫの立ち上がりに実行される。

図中では、通信線５０，５１を介して入力されたレジスタ書き込み要求が、ＭＣＬＫの４クロック目で競合している。この場合、パラレル通信線５１からの要求が優先され、４クロック目のパルス立ち上がり時１０１に、パラレル通信線５１からの入力データがレジスタ群２７へ書き込まれる。そして、５クロック目のパルス立ち上がり時１０２に、シリアル通信線５０からの入力データがレジスタ群に書き込まれる。

なお、このような書き込み要求の調停は、書き込み対象となるレジスタ群７１，７２の異同にかかわらず行われる。つまり、ホストプロセッサ１０及び表示プロセッサ１１が、ともに同じレジスタ群７１又は７２に対して書き込みを行おうとする場合だけでなく、それぞれ異なるレジスタ群７１及び７２に対して書き込みを行おうとする場合であっても、上述した競合調停が行われる。

本実施の形態によれば、書込調停部６３において、レジスタ群２７への競合するデータ書き込みの調停が行われているため、レジスタ群２７に対し、シリアル通信線５０を介してホストプロセッサ１０から書き込みを行うとともに、パラレル通信線５１を介して表示プロセッサ１１からも書き込みを行うことができる。

また、書込調停部６３と表示用通信部２１及び制御用通信部２２との間にそれぞれバッファ６１，６２が設けられているので、データ書き込みの調停の際、ホストコントローラ１から入力されたレジスタアドレス及び書き込むべきデータが失われるのを防止することができる。

また、ＬＣＤコントローラ２Ｎ内に、周辺機器制御部２９を設けるとともに、周辺機器制御データをレジスタ群２７に格納することにより、配線数を増大させることなく、ホストコントローラ１及びＬＣＤコントローラ２Ｎ間を２つのデータ通信線５０，５１により接続することができる。このため、画像データの転送速度を低下させることなく、任意のタイミングで制御データも転送することができる。

また、第１レジスタ群７１及び第２レジスタ群７２に対するデータ書き込みの入力ポートが共通化されているので、ＬＣＤコントローラ２Ｎの回路構成を簡略化し、コストを削減することができる。

なお、本実施の形態では、ＬＣＤコントローラ２Ｎに対し、画像データがパラレル通信線５１を介して入力され、ＬＣＤ表示装置３を含む周辺機器の制御データがシリアル通信線５０を介して入力される場合の例について説明したが、本発明はこれに限られるものではない。例えば、画像データがシリアル通信線５０を介して入力され、周辺機器の制御データがパラレル通信線５１を介して入力されるものにも適用することができる。また、２つのデータ通信線５０，５１がいずれもパラレル通信線、又は、いずれもシリアル通信線である場合にも適用することができる。

本発明の実施の形態による携帯電話機の概略構成例を示したブロック図である。 図１の携帯電話機の要部について更に詳細に示したブロック図である。 図２のレジスタ書込部２６及びレジスタ群２７について更に詳細な構成例を示したブロック図である。 図３のレジスタ書込部２６におけるデータ書き込み動作の一例を示したフローチャートである。 図３のレジスタ書込部２６におけるデータ読み出し動作の一例を示したフローチャートである。 パラレル通信線５１を介して行われるデータ通信の一例を示したタイミングチャートである。 シリアル通信線５０を介して行われるデータ通信の一例を示したタイミングチャートである。 図３のレジスタ書込部２６におけるデータ書き込みの競合時における動作の一例を示したタイミングチャートである。 従来の携帯情報端末の要部について一構成例を示したブロック図である。

符号の説明

１ ホストコントローラ
２ ＬＣＤコントローラ
３ ＬＣＤ表示装置
１０ ホストプロセッサ
１１ 表示プロセッサ
１２ 画像データ記憶部
１３ プログラム記憶部
１９ アナログ制御部
２１ 表示用通信部
２２ 制御用通信部
２３ ＶＲＡＭ書込部
２４ ビデオＲＡＭ
２５ 画像データ出力部
２６ レジスタ書込部
２７ レジスタ群
２８ 制御データ出力部
３１ 通信部
３２ ドライバ回路
３３ 液晶表示パネル
５０〜５３ データ通信線
６１，６２ バッファ
６３ 書込調停部
６４ アドレスデコーダ
６５ セレクタ
７１，７２ 第１レジスタ群、第２レジスタ群
７３，７４ ＲＡレジスタ
ＭＣＬＫ 内部クロック信号
ＲＳＰ セレクト信号線
ＳＣＬ クロック信号線
ＳＤＡ データ信号線
ＣＳ チップセレクト信号
ＷＲＢ ライト信号
ＲＤＢ リード信号

Claims (7)

1. 画像表示を行う表示装置と、画像データを生成するホストコントローラと、上記表示装置及び上記ホストコントローラ間に介在させる表示コントローラとを備えた携帯情報端末において、
   上記ホストコントローラ及び上記表示コントローラが、第１データ通信線及び第２データ通信線により接続され、
   上記表示コントローラが、画像データを記憶するビデオＲＡＭと、
   上記第１データ通信線を介して入力された画像データを上記ビデオＲＡＭに書き込むＶＲＡＭ書込部と、
   上記ビデオＲＡＭ内に保持されている画像データを上記表示装置へ出力する画像データ出力部と、
   上記第１データ通信線を介して入力された上記ＶＲＡＭ書込部の動作を規定する書込制御データ、及び、上記第２データ通信線を介して入力された上記画像データ出力部の動作を規定する出力制御データを格納するレジスタ群と、
   上記レジスタ群からアドレス指定されたレジスタを選択し、選択されたレジスタに対してデータ書き込みを行うレジスタ書込部とを備え、
   上記レジスタ書込部が、上記第１及び第２データ通信線から上記レジスタ群へのデータ書込要求が競合した場合に、これらの書き込み動作を調停する書込調停部を有することを特徴とする携帯情報端末。
2. 画像表示を行う表示装置と、画像データを生成するホストコントローラと、上記表示装置及び上記ホストコントローラ間に介在させる表示コントローラとを備えた携帯情報端末において、
   上記ホストコントローラ及び上記表示コントローラが、第１データ通信線及び第２データ通信線によって接続され、
   上記表示コントローラが、画像データを記憶するビデオＲＡＭと、
   上記第１データ通信線を介して入力された画像データを上記ビデオＲＡＭに書き込むＶＲＡＭ書込部と、
   上記第１データ通信線を介して入力された上記ＶＲＡＭ書込部の動作を規定する書込制御データ、及び、上記第２データ通信線を介して入力された上記表示装置の動作を規定する表示装置制御データを格納するレジスタ群と、
   上記レジスタ群内に保持されている表示装置制御データを上記表示装置へ出力する制御データ出力部とを備え、
   上記レジスタ群からいずれか一つのレジスタを選択し、選択されたレジスタに対してデータ書き込みを行うレジスタ書込部と、
   上記レジスタ書込部が、上記第１及び第２データ通信線から上記レジスタ群へのデータ書き込みが競合した場合に、これらの書き込み動作を調停する書込調停部を有することを特徴とする携帯情報端末。
3. 上記表示コントローラが、当該携帯情報端末に着脱可能に接続される周辺機器との間で信号入出力を行う周辺機器制御部を備え、
   上記レジスタ群が、上記第２データ通信線を介して入力された上記周辺機器制御部の動作を規定する周辺機器制御データを保持することを特徴とする請求項１又は２に記載の携帯情報端末。
4. 上記第１データ通信線が、パラレル通信を行うための通信線からなり、上記第２データ通信線が、シリアル通信を行うための通信線からなり、第１データ通信線のビットレートが、第２データ通信線よりも高いことを特徴とする請求項１、２又は３に記載の携帯情報端末。
5. 上記ホストコントローラは、一連の画像データの送信に先立って、上記一連の画像データの上記ビデオＲＡＭ上における書き込み先を規定する書込制御データを送信し、
   上記ＶＲＡＭ書込部は、画像データを上記ビデオＲＡＭへ書き込む際、上記書込制御データに基づいて上記ビデオＲＡＭへのアドレスを生成することを特徴とする請求項１、２又は３に記載の携帯情報端末。
6. 上記レジスタ書込部は、上記第１データ通信線からのデータ書込要求を構成するレジスタアドレス及びデータを記憶する第１バッファと、
   上記第２データ通信線からのデータ書込要求を構成するレジスタアドレス及びデータを記憶する第２バッファとを備え、
   上記書込調停部は、上記第１及び第２データ通信線からのデータ書込要求が競合した場合に、一方のバッファからのデータ書き込みが終了した後に、他方のバッファからのデータ書き込みを開始することを特徴とする請求項１、２又は３に記載の携帯情報端末。
7. 上記書込調停部は、一定周期ごとにデータ書込要求を受け付け、上記第１及び第２データ通信線からのデータ書込要求が競合した場合、上記データ通信線の一方からの書込要求を他方からのデータ書込要求よりも優先し、上記一定周期ごとに優先するデータ通信線を入れ替えることを特徴とする請求項６に記載の携帯情報端末。

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