JPH10233088A

JPH10233088A - 再同期化回路及び方法

Info

Publication number: JPH10233088A
Application number: JP9329225A
Authority: JP
Inventors: Wingyu Leung; ウィング・リュング; Winston Lee; ウィンストン・リー; Fu-Chieh Hsu; フー−チア・スー
Original assignee: MONOLITHIC SYST TECHNOL Inc
Current assignee: MONOLITHIC SYST TECHNOL Inc
Priority date: 1994-07-05
Filing date: 1997-11-28
Publication date: 1998-09-02
Anticipated expiration: 2015-07-04
Also published as: EP0691617B1; US6272577B1; DE69522866D1; DE69522866T2; US6393504B1; US5729152A; EP0691617A2; JP3618531B2; JPH08227394A; US5655113A; US6754746B1; TW258800B; EP0691617A3; JP2851258B2

Abstract

(57)【要約】【課題】アクセス待ち時間が短く、データ転送速度
が速いメモリシステムを実現するための改善された再同
期化回路及び方法を提供すること。【解決手段】本発明による再同期化回路は、メモリ
システムから第１クロック信号を受信しそれに応答して
一連のデータ値を順に読み込む先入れ先出し（ＦＩＦ
Ｏ）メモリデバイスと；第２クロック信号を受信しそれ
に応じて第２クロック信号に対して進んだ出力クロック
信号を生成してＦＩＦＯメモリデバイスへと入力し、前
記データ値がＦＩＦＯメモリデバイスから連続して読み
出され、第２クロック信号に同期した一連のデータ値が
生成されるようにするためのフェーズロックループ回路
と；メモリシステムからの読み取り動作の開始の直後に
続く選択可能な遅れ時間の後にのみ、ＦＩＦＯメモリデ
バイスからデータ値が読み出されるのをイネーブルする
待ち時間制御回路とを含むように構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、共通バスに並列に
接続された少数のバスマスタと多数のバススレーブとを
有するデータ処理システムに関する。特に、本発明は、
メモリデバイスから読み出される一連のデータ値を再同
期化するための回路及び方法に関する。本発明は、ＶＬ
ＳＩサイズまたはウェハサイズの集積回路環境に於い
て、複数の同型モジュールに構成されたシステムに特に
適している。

【０００２】

【従来の技術】従来のバスシステムで信号を伝送する場
合、典型的には、以下のような状態のいずれかが発生し
ているとき問題が発生していた。即ち、（１）伝送信号
の立ち上がり時間または立ち下がり時間が、バスのクロ
ック周期の大部分を占めているような状態、（２）信号
の立ち上げまたは立ち下がりに干渉する、信号の反射が
バス上にあるような状態である。データ伝送レートは、
上記のような状態の結果、信号の乱れのなさが損なわれ
るかどうかということによって一部限定される。従っ
て、データ帯域幅を増加させるには、上記のような状態
を避けることが望まれる。

【０００３】バスを通しての高周波数データ伝送では、
十分な立ち上がり時間及び立ち下がり時間を達成するた
め、高速度の電荷（Ｑ）のバスへの充電または放電を必
要とする。上述の状態（１）を避けるため、信号レベル
を切り替えるのに必要とされる大電流を供給（ｓｏｕｒ
ｃｅ）及び吸収（ｓｉｎｋ）するための大型のトランジ
スタがバスドライバ内に必要である。以下に示す式
（１）は、バスドライバの必要とされる電流駆動容量
（Ｉ）と、バスに接続されたデバイス数（ｎ）と、バス
ドライバの出力静電容量（Ｃ）と、論理１と論理０を区
別するために必要とされる信号スイング幅（Ｖ）と、バ
スの最大動作周波数（ｆ）との間の関係を示す。

【０００４】Ｉ＝ｎＣＶｆ式（１）

【０００５】従って、より高い動作周波数を達成するた
めの１つの方法は、バスドライバの駆動能力を強化する
ことである。しかしながら、通常、駆動能力を高くする
にはドライバのサイズを大きくすることが必要であり、
それは、シリコン面積、バスの静電容量、消費電力、及
び電源ノイズを増加させる。更に、バスドライバの出力
静電容量がバスの静電容量の大部分を占めるようになる
と、バスドライバのサイズを大きくすることが動作周波
数を高くすることにならなくなる。

【０００６】動作周波数を増加させる別の方法として、
バス上の信号スイング幅（ｓｉｇｎａｌｓｗｉｎｇ）
を小さくすることがある。信号スイング幅は、バス上で
伝送される信号の最大電圧と最小電圧の差として定義さ
れる。標準的なＴＴＬを含む多くの従来のバスシステム
では、小信号スイング幅伝送（即ち、信号スイング幅が
供給電圧より小さい）を用いており、それによって高速
動作を可能としている。信号スイング幅を小さくするこ
とによって、必要とされる電荷の移送も少なくなり、そ
れによって、消費電力も低減し、ノイズや必要とされる
シリコン面積も小さくなる。小信号スイング幅では、バ
スドライバから必要とされる電流も非常に小さくなるた
め、バスラインの並列終端（ｐａｒａｌｌｅｌｔｅｒ
ｍｉｎａｔｉｏｎ）が容易になる。並列終端は、バスに
於ける信号の振動（ｒｉｎｇｉｎｇ）を抑制する効果的
な方法である。しかしながら、小スイング幅の信号を用
いることは、信号を受信するために精巧な増幅器を用い
ることを必要とする。信号のスイング幅が小さくなる
と、増幅器に要求されるゲインが増加し、従って必要と
されるシリコン面積と動作電力とが増加する。従って、
小スイング幅の信号を用いているが、精巧な増幅器を用
いることを必要としないバスシステムが望まれている。

【０００７】従来の小スイング幅（最高最低振幅で１．
５Ｖより小さい）Ｉ／Ｏ（入力／出力）法は、一般に、
従来のＣＭＯＳ論理回路の論理しきい値であるＶｄｄ／
２（即ち、供給電圧の２分の１）とは異なる論理しきい
値電圧を有する。バス信号の論理しきい値、またはトリ
ップ点は、論理０と論理１を区別する電圧である。その
ような方法の例として、ＧＴＬがあるが、この方法は
０．８Ｖの論理しきい値を用いている。（Ｒ．Ｆｏｓｓ
らによる、“ＩＥＥＥＳｐｅｃｔｒｕｍ１９９２年
１０月、ｐ．５４〜ｐ．５７、「Ｆａｓｔｉｎｔｅｒ
ｆａｃｅｓｆｏｒＤＲＡＭｓ」”を参照。）中央タ
ップ終端（ｃｅｎｔｅｒ−ｔａｐｔｅｒｍｉｎａｔｅ
ｄ：ＣＴＴ）インタフェース（“ＪＥＤＥＣＳｔａｎ
ｄａｒｄ、ＪＥＤＥＣＳｔａｎｄａｒｄ、ＪＥＳＤ８
−４、１９９３年１１月”参照）のような、他の小スイ
ング幅Ｉ／Ｏ法は、供給電圧に追従しない固定しきい値
（例えば、１．５Ｖ）を有している。ＣＭＯＳ論理しき
い値以外の論理しきい値を有するバス信号をＣＭＯＳ集
積回路中で用いるためには、Ｉ／Ｏ論理しきい値を従来
のＣＭＯＳ論理しきい値に変換するための変換回路を用
いなければならない。このような変換回路は、電力や回
路資源を消費し、回路の遅れをもたらし、また複雑さを
増大する。

【０００８】ＣＭＯＳ回路では、電源電圧及びグランド
電圧に関して対称なノイズマージンで動作できるよう
に、Ｖｄｄ／２の論理しきい値を用いている。プルアッ
プとプルダウンのドライブ能力は概ね等しく設定されて
いるため、この論理しきい値によってインバータ出力の
立ち上がり時間と立ち下がり時間も対称になっている。

【０００９】従来のＤＲＡＭデバイス（ＩＣ）は、比較
的小さい静電容量を有するアレイを形成するように構成
されている。例えば、ほとんどの商用１メガビットＤＲ
ＡＭデバイス及び４メガビットＤＲＡＭデバイスは、２
５６Ｋビットのアレイサイズを有している。このような
構成は、ビットライン検知電圧とワードライン（ＲＡ
Ｓ）アクセス時間によって決定される。しかしながら、
ＤＲＡＭデバイス中の全てのアレイは、共通のアドレス
デコーディング回路を共有している。ＤＲＡＭデバイス
中のこれらのアレイは、共通バスに並列に接続された複
数のメモリモジュールとして構成されていない。更に、
各メモリアクセスは、アレイの総数の内、かなりの数
（例えば、４分の１〜２分の１の数）を活動状態にする
ことを必要とするが、活動状態にされたアレイのほとん
どはアクセスされない。その結果、電力は無駄に消費さ
れ、電源ノイズによるソフトウェアエラーの発生率も増
加する。

【００１０】例えば、同期ＤＲＡＭ（“ＪＥＤＥＣＳ
ｔａｎｄａｒｄ、Ｃｏｎｆｉｇｕｒａｔｉｏｎｓｆｏ
ｒＳｏｌｉｄＳｔａｔｅＭｅｍｏｒｉｅｓ、Ｎ
ｏ．２１−Ｃ、Ｒｅｌｅａｓｅ４、１９９３年１１
月”参照）や、ラムバス（Ｒａｍｂｕｓ）ＤＲＡＭ（Ｐ
ＣＴ特許ＰＣＴ／ＵＳ９１／０２５９０明細書参照）の
ような従来のＤＲＡＭ技術では、メモリデバイスをバン
ク（ｂａｎｋｓ）へと構成することが試みられている。
同期ＤＲＡＭ法では、ＪＥＤＥＣＳｔａｎｄａｒｄに
よって各バンクアドレスに対して１ビットだけが許容さ
れ、従って、それは１メモリデバイス当たり２バンクだ
けが許容されることを意味している。従来のＤＲＡＭの
設計上の制約が仮定される場合、これらのバンクは複数
のメモリアレイによって形成される。ラムバスＤＲＡＭ
法は、各々複数のメモリアレイから構成された２つのバ
ンク構成を有している。どちらの方法も、バンクサイズ
が大きいため、バンクレベルの冗長化は不可能である。
更に、どちらの方法で形成されたデバイスに於いても、
電力消費は、良くても従来のＤＲＡＭデバイスと同じく
らいである。更に、既にある制約のため、同期ＤＲＡＭ
法とラムバスＤＲＡＭ法のどちらも、複数のバンクが共
通の内部バスに並列に接続されているようなモジュール
バンクアーキテクチャを用いていない。

【００１１】従来のメモリシステムの多くは、複数のメ
モリアレイがモジュールに構成され、それらのモジュー
ルがシリアルバスまたは専用ラインに接続されている、
回路モジュールアーキテクチャ（ｃｉｒｃｕｉｔ−ｍｏ
ｄｕｌｅａｒｃｈｉｔｅｃｔｕｒｅ）を用いている。
（シリアルバスに対しては、“Ｍ．ＢｒｅｎｔによるＰ
ＣＴ特許ＰＣＴ／ＧＢ８６／００４０１、「Ｃｏｎｔｒ
ｏｌＳｙｓｔｅｍＦｏｒＣｈａｉｎｅｄＣｉｒｃ
ｕｉｔＭｏｄｕｌｅｓ」”を、専用ラインに対して
は、“Ｋ．Ｙａｍａｓｈｉｔａ、Ｓ．Ｉｋｅｄａ、Ｍ．
Ｎａｇａｓｈｉｍａ、及びＴ．Ｔａｔｅｍａｔｓｕによ
る、「ＥｖａｌｕａｔｉｏｎｏｆＤｅｆｅｃｔ−Ｔ
ｏｌｅｒａｎｃｅＳｃｈｅｍｅｉｎａ６００Ｍ
−ｂｉｔＷａｆｅｒ−ＳｃａｌｅＭｅｍｏｒｙ」、Ｐ
ｒｏｃｅｅｄｉｎｇｓｏｎＩｎｔｅｒｎａｔｉｏｎａ
ｌＣｏｎｆｅｒｅｎｃｅｏｎＷａｆｅｒＳｃａ
ｌｅＩｎｔｅｇｒａｔｉｏｎ、１９９１年１月、ｐ
ｐ．１２〜１８”を参照方。）どちらの場合も、回路モ
ジュールは共通バスに並列に接続されていない。

【００１２】高いＩ／Ｏデータ帯域幅を有する従来のメ
モリデバイスは、要求されている高い帯域幅に応じるた
め、通常、同時に複数のメモリアレイを用いている。こ
れは、これらのデバイス中の個々のメモリアレイの帯域
幅が、Ｉ／Ｏに必要とされる帯域幅より低いからであ
る。そのような従来の技術には、“Ｋ．Ｄｏｓａｋａら
による、「Ａ１００−ＭＨｚ４−ＭｂＣａｃｈｅ
ＤＲＡＭｗｉｔｈＦａｓｔＣｏｐｙ−Ｂａｃｋ
Ｓｃｈｅｍｅ」、ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏ
ｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ、Ｖｏｌ．２
７、Ｎｏ．１１、１９９２年１１月、ｐｐ．１５３４〜
１５３９”や、Ｍ．Ｆａｒｍｗａｌｄらによる、ＰＣＴ
特許ＰＣＴ／ＵＳ９１／０２５９０号明細書に記載され
ているものが含まれる。

【００１３】従来のメモリデバイスは、同期式でも非同
期式でもどちらでも動作できるが、両方同時にはできな
い。同期式メモリは、通常、高いデータレートを必要と
するシステムに於いて用いられる。要求されている高い
データレートを満足するように、同期式メモリデバイス
は、通常、高度にパイプライン化されている。（“Ｙ．
Ｔａｋａｉらによる、「２５０Ｍｂｙｔｅ／ｓＳｙ
ｎｃｈｒｏｎｏｕｓＤＲＡＭＵｓｉｎｇａ３−Ｓ
ｔａｇｅ−ＰｉｐｅｌｉｎｅｄＡｒｃｈｉｔｅｃｔｕ
ｒｅ」、ＩＥＥＥＪＳＳＣ、ｖｏｌ．２９、ｎｏ．
４、１９９４年４月、ｐｐ．４２６〜４３１”参照。）
Ｙ．Ｔａｋａｉらによって開示されたパイプライン化さ
れたアーキテクチャは、全クロック周波数に於いてアク
セス待ち時間を３クロックサイクルに固定しており、そ
れによって、この同期式メモリデバイスは、低いクロッ
ク周波数を用いているシステムには適さないものとなっ
ている。例えば、５０ＭＨｚで動作する場合、そのデバ
イスのアクセス待ち時間は６０ｎｓとなる（１２５ＭＨ
ｚで動作している場合は２４ｎｓのアクセス待ち時間と
なるということと比較されたい）。

【００１４】従来の非同期式メモリデバイスは、パイプ
ライン用レジスタがないことによって、全動作周波数に
於いて固定されたアクセス待ち時間を維持している。し
かしながら、アクセスサイクル時間が、アクセス待ち時
間より大幅に短くなることはほとんどない。その結果、
非同期式デバイスは高いデータレートでの適用に適して
いない。

【００１５】従って、スループットが高く、待ち時間が
短く、ノイズにも強く、供給電圧の２分の１に関して対
称なスイング幅を有するＩ／Ｏ技法を提供するメモリデ
バイスが望まれている。

【００１６】また、同じ接続ピンセットを用いて、同期
式と非同期式の両方のアクセスができるメモリデバイス
が必要とされている。

【００１７】更に、高いデータ帯域幅と短いアクセス時
間とを提供するメモリデバイスが望まれている。

【００１８】また、複数の小さなメモリアレイから構成
され、通常のメモリアクセスの各々に対しては、ただ１
つのアレイだけが活動状態になり、それによって電力消
費が低くなっているようなメモリデバイスが望まれてい
る。

【００１９】更に、複数の機能的に独立した小さなモジ
ュールを有し、欠陥のあるモジュールはディスエーブル
（使用禁止）され、別のモジュールがその欠陥のあるモ
ジュールの代わりに用いられるようになっており、その
結果、高い欠陥に対するトレランス（許容限界）を有す
るメモリデバイスが望まれている。

【００２０】また、一つの入力データストリームが複数
のメモリアレイに同時に書き込まれ得ると共に、複数の
メモリアレイからのデータストリームが多重化されて一
つの出力データストリームを形成し得るようなメモリデ
バイスが望まれている。

【００２１】更に、大型のバスドライバや複雑なバスレ
シーバをモジュール内に必要とすることなく、複数のメ
モリモジュールが高速の共通バスに結合されているよう
なメモリデバイスが望まれている。

【００２２】

【発明が解決しようとする課題】本発明の主な目的は、
上述のような改良されたメモリデバイスを提供するこ
と、及びそのようなメモリデバイスを組み込んだデータ
処理システムとその動作方法を提供することである。

【００２３】

【課題を解決するための手段】本発明は、論理しきい値
としてＶｄｄ／２を用いた、コンパクトで高速の、小Ｃ
ＭＯＳスイング幅Ｉ／Ｏ技法を用いている。この技術
は、（１）論理しきい値が供給電圧に追従することによ
って、プルアップとプルダウンのバランスが維持され
る、（２）バスドライバとレシーバ回路のしきい値が互
いに自動的に追従し合うことによって、バスドライバと
レシーバ回路とがノイズに対する耐性を犠牲にすること
なく、非常に広い範囲の供給電圧に対して動作する、
（３）論理しきい値は論理回路内で暗黙であり、外部の
基準値発生回路を必要としない、（４）Ｉ／Ｏ論理しき
い値がチップ上の他の論理回路のしきい値と等しいた
め、論理しきい値の伝送が必要でないという利点を有し
ている。

【００２４】本発明によると、少なくとも２つのメモリ
アレイまたはバンクが一つのメモリモジュールを形成す
るようにグループ化され、全てのメモリモジュールは、
共通の、高速度、方向非対称信号スイング幅（Ｄｉｒｅ
ｃｔｉｏｎａｌＡｓｙｍｍｅｔｒｉｃａｌＳｉｇｎ
ａｌＳｗｉｎｇ：ＤＡＳＳ）バスに並列に接続され、
それによってメモリデバイスが形成される。メモリモジ
ュールは、ＤＡＳＳバスに接続されたマスタモジュール
へ、小スイング幅の信号を伝達する。一実施例では、こ
の小スイング幅はＶｄｄ／２の電圧を中心として約１Ｖ
に等しい。ここでＶｄｄ／２はＣＭＯＳ回路のしきい値
電圧である。マスタデバイスからメモリモジュールへと
伝達される信号は完全なＶｄｄのスイング幅を有する。

【００２５】メモリモジュールは独立したアドレス及び
コマンドデコーダを備えており、それによって独立した
ユニットとして働く。また各々固有の基底アドレスを有
している。この回路モジュールアーキテクチャは、いく
つかの利点を有している。即ち、（１）各メモリモジュ
ールを他のメモリモジュールによって置き換え可能とす
ることによって、メモリデバイスの欠陥に対するトレラ
ンスが高められている、（２）各メモリアクセスが、ア
レイの内唯一つのアレイだけが活動状態にされて、完全
に唯一つのメモリモジュールによって処理されるため、
メモリデバイスの電力消費が従来のメモリデバイスと較
べて大幅に小さくなっている、（３）各メモリモジュー
ルが完全な機能ユニットであるため、本メモリモジュー
ルアーキテクチャでは、異なるメモリモジュール内で多
重メモリモジュール動作や並列アクセスを実行すること
ができ、それによってメモリデバイスの機能が改善され
ている、（４）本メモリモジュールアーキテクチャで
は、メモリデバイスが同時に複数のメモリアクセスを処
理することが可能となっているなどの利点を有してい
る。

【００２６】本発明による回路モジュールアーキテクチ
ャでは、更に、オンチップバス（ｏｎ−ｃｈｉｐｂｕ
ｓ）の拡張である共通Ｉ／Ｏバスを介して複数のメモリ
デバイスを並列に接続することにより、システムの拡張
が容易になされる。更に、各メモリデバイスに冗長なメ
モリモジュールを組み込むと共に、Ｉ／Ｏバスシステム
上に於いてプログラム可能なコミュニケーションアドレ
スを各メモリモジュールが持つことができるようにする
ことによって、個々のメモリデバイスより欠陥に対する
トレランスの高いメモリシステムが得られる。

【００２７】本発明の一実施例によると、メモリアレイ
は冗長な行と列とを含む。これらの冗長な行と列のテス
トをサポートするための回路がメモリモジュール内に設
けられている。また、メモリデバイスの動作中に欠陥の
ある行と列とを冗長な行と列とによって置き換えるため
の回路も設けられている。

【００２８】本発明によるメモリデバイスは、メモリモ
ジュールのコミュニケーションアドレスを制御すること
によって、連続していないアドレス空間に広がることが
できる。更に、メモリデバイスによって占められたアド
レス空間は、位置とサイズの両方に於いて動的に変更さ
れ得る。これは、各メモリモジュール内に、そのメモリ
モジュールの基底アドレスを含むプログラム可能な識別
（ｉｄｅｎｔｉｆｉｃａｔｉｏｎ：ＩＤ）レジスタと、
そのモジュールをある特定のメモリアクセスコマンドに
対し動作しないようにする機構とを組み込むことによっ
て可能となる。従って、本発明は、メモリデバイスに対
して動的に再構成可能なアドレス空間を提供する。また
動的に再構成可能なアドレス空間は、ユーザープログラ
ムに対して非常に大きな論理アドレス空間が提供される
と共に、プログラムによって占められる論理アドレス
が、そのプログラムの実行中に、はるかに小さな物理メ
モリ空間に動的にマッピングされるような仮想メモリシ
ステムに於いて特に有用である。

【００２９】本発明に於けるメモリアレイの各々は、そ
れぞれ固有の行アドレスデコーダ及び列アドレスデコー
ダを備えており、更に、アクセスされる列のアドレスを
自動的に増加させる特殊なアドレスシーケンサをも備え
ている。各メモリアレイはデータ増幅器を備えており、
メモリアレイから読み出された信号がＤＡＳＳバスのラ
インへと伝送される前に信号を増幅する。アドレスシー
ケンサとデータ増幅器は両方ともメモリアレイの信号帯
域幅を増加させる。その結果、各メモリアレイは、単独
で、Ｉ／Ｏデータ帯域幅の要求を処理することができ
る。このような能力によって、ブロードキャスト書き込
み（ｂｒｏａｄｃａｓｔ−ｗｔｉｔｅ）或いはインタリ
ーブアクセスのような複数バンク動作が可能となる。例
えば、本発明によるメモリデバイスは、３６ギガバイト
／秒を越えるブロードキャスト書き込み帯域幅を処理す
ると共に、同時に３６のメモリ動作を行うことができ
る。

【００３０】本発明によるメモリデバイスは、同じ接続
ピンセットを用いて同期式と非同期式のどちらでもアク
セス可能である。これは、（１）上述の回路モジュール
アーキテクチャと共にセルフタイム（ｓｅｌｆ−ｔｉｍ
ｅｄ）制御を用いること、（２）ソース同期式クロック
法を用いているオンチップバスに対して並列にメモリモ
ジュールを接続すること、（３）半クロックサイクル
（１クロック状態変化）コマンドプロトコルを用いるこ
と、及び（４）オンチップ再同期化法を用いることによ
って達成される。これによって、アクセス待ち時間が短
く（約１０ｎｓ）、データ帯域幅が高い（１ギガバイト
／秒）メモリデバイスが得られる。

【００３１】本発明の他の実施例によると、バスライン
の終端回路が提供される。一実施例では、第１供給電圧
とバスラインとの間に第１抵抗を接続し、第２供給電圧
とバスラインとの間に第２抵抗を接続することによって
バスラインに対して受動クランプが形成される。一実施
例では、第１供給電圧はＶｄｄであり、第２供給電圧は
グランドであり、第１及び第２抵抗は同じ抵抗値を有す
る。

【００３２】別の実施例では、第１供給電圧とバスライ
ンとの間にｐチャネルトランジスタを接続し、第２供給
電圧とバスラインとの間にｎチャネルトランジスタを接
続することによって、バスラインに対して能動クランプ
が形成される。ｐチャネルトランジスタ及びｎチャネル
トランジスタのゲートはバスラインに応答して駆動され
る。

【００３３】本発明は添付の図面と実施例によって、よ
り詳細に理解されるであろう。

【００３４】

【発明の実施の形態】従来のバスシステムでは、バスを
伝わる信号の方向に関して信号の振幅（スイング幅）に
は区別がない。バスの一端から伝送される信号のスイン
グ幅は、他方向から送られる信号のそれと等しい。マス
タの数よりスレーブの数の方が大幅に多いバスシステム
に於いては、バスの静電容量は、交信デバイスのバスド
ライバによって決定される。このことは、バスと交信デ
バイスとが同じチップ上に配置されているような半導体
（集積回路）に於いて特に成り立つ。

【００３５】マスタからスレーブへの通信は、一対多
（ブロードキャスト）が主であり、スレーブからマスタ
への通信は一対一（専用）である。スレーブからマスタ
へ通信するとき、小さなバススイング幅を用いることに
よって、スレーブデバイスのバスドライバを小さくする
ことができる。スレーブのバスドライバを小さくするこ
とは、バスの静電容量を効果的に小さくし、それによっ
て、低電力、高速度動作を容易にする。マスタのバスレ
シーバ内に増幅器を組み込むための費用は、マスタの数
が少ないため、比較的少なくて済む。マスターからスレ
ーブへ通信するときに大きな信号スイング幅を用いるこ
とは、スレーブのレシーバ内に於ける高価な増幅器回路
を不要とする。マスタの数が少ないため、マスタ内に比
較的大きなバスドライバを用いることは、バスの静電容
量を概ね増加させることもなく、バスの動作周波数にほ
とんど影響を与えない。

【００３６】ＤＡＳＳバス構造及びプロトコル図１は、メモリデバイス１００のブロック図であり、こ
のメモリデバイス１００は、方向非対称信号スイング幅
（ＤＡＳＳ）バス１０２を用いて、スレーブメモリモジ
ュール１１１〜１２８を並列にＩ／Ｏモジュール１０４
と接続している。本発明は１８個のスレーブメモリモジ
ュールを有する実施例として説明されるが、理解される
ように、メモリモジュール数は別の値であってもよい。
マスタＩ／Ｏモジュール１０４は、一方の側はＤＡＳＳ
バス１０２に接続されており、他方の側はＩ／Ｏバス１
０６に接続されている。スレーブメモリモジュール１１
１〜１２８は動的ランダムアクセスメモリ（ＤＲＡＭ）
のアレイを含んでいる。

【００３７】一実施例では、ＤＡＳＳバス１０２は、多
重化されたアドレス、データ、及び制御情報のための１
６本の高速双方向ラインＡＤＱ［１５：０］と、制御情
報のための４本のラインＣ［３：０］と、書き込みマス
ク情報のための２本のラインＤｍ［１：０］と、ソース
クロック（ｓｏｕｒｃｅｃｌｏｃｋ：Ｓｃｋ）情報の
ための１本のラインと、デスティネーションクロック
（ｄｅｓｔｉｎａｔｉｏｎｃｌｏｃｋ：Ｄｃｋ）情報
のための１本のラインとを有する。メモリモジュール１
１１〜１２８を参照する場合、ラインＣ［３：０］、Ｄ
ｍ［１：０］、及びＳｃｋ上の信号が入力となり、ライ
ンＤｃｋ上の信号が出力となる。外部からのメモリモジ
ュール選択信号は一切使用されない。メモリモジュール
選択情報は、メモリモジュール１１１〜１２８にアクセ
スするのに用いられるメモリアドレス内で暗黙となって
いる。

【００３８】全てのメモリトランザクション（ｍｅｍｏ
ｒｙｔｒａｎｓａｃｔｉｏｎｓ）は、Ｉ／Ｏモジュー
ル１０４、またはＩ／Ｏバス１０６に接続されたデバイ
スのどちらかによって開始される。前者の場合、Ｉ／Ｏ
モジュール１０４はメモリコントローラを含む。後者の
場合、Ｉ／Ｏモジュール１０４はＩ／Ｏバス１０６とＤ
ＡＳＳバス１０２との間の中継器として働く。メモリト
ランザクションはコマンドと共に開始される。通常のコ
マンドは、Ｃ［３：０］及びＡＤＱ［１５：０］上で伝
送される２０ビットの情報を必要とする。実行されるべ
き処理動作をエンコードするのに４ビットが用いられ、
これらの４つのコマンドビットの内容に依存して、残り
の１６ビットは、基底（メモリモジュール）アドレス、
バンクアドレス、行アドレス、列アドレス、コマンドコ
ード拡張または制御レジスタデータの組み合わせとして
なる。発信される各コマンドは、クロックの特定の状態
変化（この場合には論理ローから論理ハイへの変化）を
参照する。データは各々１６ビットから成る半ワードと
してグループ化される。ＤＡＳＳバスは、クロックの状
態変化（論理ハイから論理ロー、または論理ローから論
理ハイ）毎に半ワードを伝送する能力を有し、デュアル
エッジ伝送（ｄｕａｌ−ｅｄｇｅｔｒａｎｓｆｅｒ）
を可能としている。これによって、１６ビットデータバ
スを用いて１クロックサイクルで３２ビットからなる１
ワードを伝送することが可能となっている。

【００３９】本コマンドプロトコルは、バスの同期式動
作と非同期式動作の両方を許容すると共に、伝送オーバ
ーヘッドとメモリアクセス待ち時間の両方を最小化す
る。これは、半クロックサイクル（バス上の最小時間単
位）で、完全な動作コードとアドレスを送ることによっ
てなされる。これによってコマンド伝送のオーバーヘッ
ドが最小化されると共に、アクセス待ち時間をメモリの
固有待ち時間に非常に近くすることができる。コマンド
が複数の半クロックサイクルを必要とする場合、メモリ
モジュール１１１〜１２８の１つが動作を開始できるよ
うになる前にコマンド情報のほとんどが受信されていな
ければならないため、オーバーヘッドもアクセス待ち時
間となってしまう。非同期式動作では、クロック信号は
コマンド及びデータストローブとして働く。図２及び図
３は、非同期式及び同期式読み込み動作のタイミングを
それぞれ図示している。どちらの場合も、コマンド信号
は、クロック／ストローブ信号の立ち上がりエッジ毎に
評価されストローブされている。

【００４０】非同期式動作（図２）の間、クロック／ス
トローブ信号の立ち下がりエッジは、メモリのアクセス
待ち時間が終了するまで現れない。クロック／ストロー
ブ信号の立ち下がりエッジが現れると、最初の半ワード
が読み出される。第２の半ワードへのアクセスに対する
待ち時間の終了後、クロック／ストローブ信号が論理ロ
ーから論理ハイへと変化し、それによって第２の半ワー
ドが読み込まれる。第２の半ワードに対する待ち時間
は、最初の半ワードに対する待ち時間よりも短いが、そ
れは、第２の半ワードのアドレスは、チップ内部で生成
されるからである。上述の方法により、メモリデバイス
はデュアルエッジ伝送モードで動作する。

【００４１】同期式動作（図３）では、最初の半ワード
信号は、コマンド信号が検出された後、クロック／スト
ローブ信号の第２の立ち下がりエッジの間に読み込まれ
る。メモリデバイスは、この場合も、デュアルエッジ伝
送モードで動作し、第２の半ワード出力が、次のクロッ
ク／ストローブ信号の立ち上がりエッジの間に現れる。
ここでもまた、第２の半ワードに対する待ち時間は、第
１の半ワードの待ち時間よりも短い。メモリ動作に関し
ては、後により詳細に説明される。

【００４２】バスのコマンドを半クロックサイクルに制
限することは、メモリアドレス範囲を６４Ｋに限定する
ように思われる。しかしながら、ＤＲＡＭアクセス固有
の特徴を利用することによって、またアクセスを２つの
マイクロ動作に分離することによって、完全なアドレス
が同時に与えられる必要はなくなっている。メモリアク
セス動作については、メモリ動作の章で詳細に説明され
る。

【００４３】ＤＡＳＳバスドライバ及びレシーバ図４は、スレーブメモリモジュール１１１のバストラン
シーバ３０２と、マスタＩ／Ｏモジュール１０４のバス
トランシーバ３１０とを図示した概略図である。図５
は、メモリモジュール１１１のバストランシーバ３０２
の概略図である。バストランシーバ３０２はバスドライ
バ３０４とバスレシーバ３０６とを含んでいる。バスド
ライバ３０４は、プルアップのためのＰＭＯＳトランジ
スタＰ１０とプルダウンのためのＮＭＯＳトランジスタ
Ｎ１０とを備えた従来のＣＭＯＳインバータからなる。
同様に、バスレシーバ３０６は、プルアップのためのＰ
ＭＯＳトランジスタＰ１１とプルダウンのためのＮＭＯ
ＳトランジスタＮ１１とを備えた従来のＣＭＯＳインバ
ータからなる。

【００４４】ＤＡＳＳバス１０２のバスライン３０８
は、バストランシーバ３０２とＩ／Ｏモジュール１０４
内のバストランシーバ３１０とを結合している。トラン
シーバ３１０は、バスレシーバ３１２と、バスドライバ
３１４と、クランプ回路３１６とを含んでいる。クラン
プ回路３１６はバスライン３０８上の信号のスイング幅
を制限する。バスレシーバ３１２はＣＭＯＳインバータ
３１８を含んでおり、バスドライバ３１４はＣＭＯＳイ
ンバータ３１４を含んでいる。クランプ回路３１６はｎ
チャネル電界効果トランジスタＮ１〜Ｎ４と、ｐチャネ
ル電界効果トランジスタＰ１〜Ｐ４と、インバータ３２
１とを含んでいる。

【００４５】インバータ３１８は、クランプ回路３１６
と共に、単一ステージ帰還増幅器を形成し、バスライン
３０８上の信号を増幅する。インバータ３１８の出力
は、概ね０．５Ｖ〜Ｖｄｄ−０．５Ｖのスイング幅を有
しており、他のオンチップＣＭＯＳ論理を駆動するのに
用いられる。

【００４６】ＤＡＳＳバス１０２の動作は、バストラン
シーバ３０２及び３１０に依存している。バストランシ
ーバ３０２及び３１０は、動作速度、電力消費、及びダ
イの全面積のかなりの部分を決定する。本発明の一実施
例に従うと、Ｉ／Ｏモジュール１０４は、完全なＶｄｄ
（供給電圧）のスイング幅でＤＡＳＳバス１０２を駆動
する。メモリモジュール１１１〜１２８は、Ｖｄｄ／２
を中心として約１Ｖの大きさの小さなＣＭＯＳスイング
幅でＤＡＳＳバス１０２を駆動する。

【００４７】バスレシーバ３１２は、以下のように動作
する。Ｉ／Ｏモジュール１０４が受信中で、メモリモジ
ュール１１１が駆動中である場合、論理ロー信号がクラ
ンプ回路３１６へリード線３２０を介して加えられる。
その結果、トランジスタＰ４及びＮ４がオン状態とな
り、クランプ回路３１６がイネーブル（使用許可）され
る。インバータ３０４の入力に於けるＲｅａｄ＿ｄａｔ
ａの電圧がグランドである場合、インバータ３１８の出
力はグランドに近い電圧となり、トランジスタＰ３はオ
ン状態、トランジスタＮ３はオフ状態、トランジスタＰ
２はオン状態、トランジスタＮ２はオフ状態、トランジ
スタＮ１はオン状態、トランジスタＰ１はオフ状態とな
る。トランジスタＮ１とＮ４によってバスライン３０８
とグランドとの間に導通ラインが形成され、それによっ
てバスライン３０８上の信号はＶｄｄとはならず、クラ
ンプされて約Ｖｄｄ／２＋０．５Ｖとなる。

【００４８】インバータ３０４の入力に於けるＲｅａｄ
＿ｄａｔａの電圧がグランドからＶｄｄへと変化する
と、トランジスタＰ１０（図５）がオフ状態、トランジ
スタＮ１０がオン状態となり、それによってバスライン
３０８をグランドへと引き下げる。トランジスタＮ１は
オン状態のままであり、インバータ３１８の論理しきい
値に達するまで、バスライン３０８の電圧下降を促進す
る。しきい値に達すると、インバータ３１８の出力は論
理ハイへと変化し、トランジスタＮ２とＮ３をオン状態
にする。更に、トランジスタＮ２はトランジスタＮ１を
オフ状態にし、トランジスタＮ３はトランジスタＰ１を
オン状態にする。トランジスタＰ１とＰ４は、バスライ
ン３０８とＶｄｄとの間に導通ラインを形成し、それに
よってバスライン３０８上の信号を約Ｖｄｄ／２−０．
５Ｖにクランプする。

【００４９】バスライン３０８上の電圧が、一方の論理
レベルから他方の論理レベルへとスイングするとき、イ
ンバータ３１８の出力が論理状態変化を完了するまで、
クランプの方向は変わらない。クランプ回路３１６は、
方向を切り替える前に、インバータ３１８のスイッチン
グを促進する。バスライン３０８の電圧のスイング幅
は、クランプトランジスタＮ１、Ｐ１、Ｎ４、及びＰ４
のサイズ、またはドライバトランジスタＮ１０及びＰ１
０のサイズを変化させることによって調整可能である。

【００５０】Ｉ／Ｏモジュール１０４が駆動中で、メモ
リモジュール１１１が受信中の場合、論理ハイ信号がリ
ード線３２０へと加えられる。その結果、トランジスタ
Ｐ４とＮ４とは開となり、クランプ回路３１６はディス
エーブルされる。トランジスタＰ４及びＮ４は、それぞ
れトランジスタＰ１及びＮ１のチャネル幅（サイズ）の
２倍の大きさのチャネル幅を有している。ライン３２０
上の信号が落とされると、クランプ回路３１６及びイン
バータ３１８中の直流電流は遮断される。その結果、バ
スドライバ３１４からバスライン３０８を通ってバスレ
シーバ３０６へ伝達される信号は、完全なＶｄｄのスイ
ング幅を有することとなる。

【００５１】メモリモジュールの構成本発明の一実施例に従ったメモリモジュール１１１の構
成が図６に示されている。この実施例では、メモリモジ
ュール１１２〜１２８は、メモリモジュール１１１と同
一である。メモリモジュール１１１は、２つのメモリア
レイ４０２ａと４０２ｂとを含んでおり、各々２５６行
×１０２４列として構成されて２５６Ｋビットを有して
いる。メモリアレイ４０２ａは、ワードラインドライバ
及びデコーダ４０４ａと、列デコーダ４０６ａと、セン
ス増幅器回路４０８ａと、列選択及びデータ増幅器回路
４１０ａとを含んでいる。同様に、メモリアレイ４０２
ｂは、ワードラインドライバ及びデコーダ４０４ｂと、
列デコーダ４０６ｂと、センス増幅器回路４０８ｂと、
列選択及びデータ増幅器回路４１０ｂとを含んでいる。
メモリアレイ４０２ａと４０２ｂは、メモリモジュール
１１１をＤＡＳＳバス１０２に接続する、共通のＤＡＳ
Ｓバスインタフェース４１２を共有している。バスイン
タフェース４１２は、コマンドデコーディング論理と、
タイミング制御回路と、アドレス進行回路と、バスドラ
イバと、バスレシーバとを含んでいる。また、バスイン
タフェース４１２は、プログラム可能な２つのレジスタ
と、メモリモジュール１１１のコミュニケーションアド
レスを格納する認識（ＩＤ）レジスタ４１４と、アクセ
ス制御レジスタ４１６とを含んでいる。ＩＤレジスタ４
１４は、ＤＡＳＳバス１０２からのコマンドによってプ
ログラムすることのできるモジュールディスエーブルビ
ット４２０を含んでいる。後述されるように、モジュー
ルディスエーブルビット４２０は、メモリデバイス内の
冗長モジュールのアドレス指定のために提供されるもの
である。

【００５２】アドレスマッピングメモリモジュール１１１〜１２８の各々には、それぞれ
のモジュールのコミュニケーションアドレスを含むプロ
グラム可能なＩＤレジスタ（例えば、ＩＤレジスタ４１
４）が組み込まれている。メモリモジュール１１１〜１
２８の各々には、予めプログラムされたコミュニケーシ
ョンアドレスが割り付けられている。メモリモジュール
１１１〜１２８の各々のコミュニケーションアドレス
は、ＤＡＳＳバス１０２からのコマンドによって、シス
テムの動作中に変更するとができる。詳述すると、所望
のＩＤレジスタに新しいコミュニケーションアドレスを
書き込むために、ＩＤ書き込みコマンドがＤＡＳＳバス
１０２上を伝送される。

【００５３】どのメモリモジュール１１１〜１２８のど
このメモリ位置に対しても、完全なアドレスは４フィー
ルドを含んでいる。第１のフィールドは、コミュニケー
ションアドレスによってメモリモジュールを識別するた
めの基底アドレスを含んでいる。第２のフィールドは、
メモリモジュール内でメモリアレイを識別するためのア
ドレスを含んでいる。第３及び第４フィールドは、それ
ぞれ所望の行及び列を識別するためのアドレスを含んで
いる。メモリモジュール１１１〜１２８の出力は、３２
ビットのワードの中にまとめられる。

【００５４】プログラム可能な基底アドレスによって、
メモリデバイスの動作中にメモリモジュール１１１〜１
２８のコミュニケーションアドレスを修飾することが可
能となり、それによって、メモリモジュール１１１〜１
２８に動的アドレスマッピング機能が与えられる。

【００５５】８Ｋワードからなるモジュールを１２８個
含むシステムでは、メモリモジュールのコミュニケーシ
ョンアドレスが連続的に割り当てられた場合、４Ｍバイ
トの連続したメモリが形成され、そこでは、モジュール
をアドレス指定するのに７つのアドレスビットが用いら
れる。他の応用例では、ディジタルシステムはＣＰＵ
（中央演算装置）とディスプレイプロセッサとに対して
別個のアドレス空間を有してもよい。いくつかのメモリ
モジュールはＣＰＵのアドレス空間に対してマッピング
し、他のメモリモジュールはディスプレイプロセッサの
アドレス空間に対してマッピングして、ＣＰＵとディス
プレイプロセッサを、同じメモリサブシステムを用い
て、同じバス上に配置することもできる。

【００５６】冗長性本発明の一実施例に従うと、上述の回路モジュールアー
キテクチャを用いることにより、メモリデバイス内に２
つのレベルの冗長性を持たせることができる。第１のレ
ベルの冗長性とは、メモリモジュールの冗長性である。
従って、一実施例では、メモリモジュール１１１が冗長
メモリモジュールとして用いられる。他の実施例では、
メモリモジュール１１１〜１２８と同一の別のメモリモ
ジュールがＤＡＳＳバスに接続され、冗長メモリモジュ
ールとして用いられる。冗長メモリモジュールは、正規
のメモリモジュールのどれが故障しても、それに置き換
えられように含まれている。

【００５７】メモリモジュール１１１を冗長モジュール
として用いているある実施例では、モジュール１１１の
モジュールディスエーブルビット４２０（図６）は、メ
モリデバイス１００が正常動作をしている間はメモリア
クセス動作に関わるのを禁止されるように予めプログラ
ムされている。しかしながら、ＩＤレジスタ４１４はバ
スインタフェース４１２を介してアクセス可能である。
モジュール１１２〜１２８のモジュールディスエーブル
ビットは、これらのモジュールがイネーブルされるよう
にプログラムされている。

【００５８】メモリモジュール１１２〜１２８の１つ
が、メモリデバイス１００の動作中に故障すると、欠陥
のあるモジュールは、そのＩＤレジスタのディスエーブ
ルビットをプログラムすることによって、働きを止めら
れる。冗長モジュール１１１は、モジュールディスエー
ブルビット４２０を再プログラミングされ、欠陥のある
モジュールのコミュニケーションアドレスをＩＤレジス
タ４１４に書き込まれることによって動作状態にされ
る。

【００５９】冗長性の第２レベルは、行や列の冗長性で
ある。冗長行及び列は、メモリモジュール１１１〜１２
８の中の欠陥のある行及び列を置き換えるためにメモリ
モジュール１１１〜１２８の各々に設けられている。

【００６０】図７は、冗長メモリサブアレイ５０５、５
０６、５１５、及び５１６を有するメモリモジュール５
００のブロック図である。メモリモジュール５００は、
バスインタフェース５２０と、ＩＤレジスタ５２１と、
アクセス制御レジスタ５０３と、修復行アドレスレジス
タ５５０及び５６０と、修復列アドレスレジスタ５５１
及び５６１と、メモリアレイ５０８及び５１８とを含ん
でいる。メモリアレイ５０８は、冗長行サブアレイ５０
５と、冗長列サブアレイ５０６と、正規のメモリアレイ
５０７とを含んでいる。メモリアレイ５１８は、冗長行
サブアレイ５１５と、冗長列サブアレイ５１６と、正規
のメモリアレイ５１７とを含んでいる。

【００６１】テスト回路がメモリモジュール５００内に
含まれており、冗長行サブアレイ５０５と、冗長列サブ
アレイ５０６と、冗長行サブアレイ５１５と、冗長列サ
ブアレイ５１６とをテストすることができる。従来のメ
モリ冗長化回路は、適当な入力ピン上の３状態論理を使
用することを通じて、冗長メモリサブアレイ（予備の行
及び列）のテストを行っている。（「Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒＭｅｍｏｒｙＡｐｐａｒａｔｕｓｗｉ
ｔｈａＳｐａｒｅＭｅｍｏｒｙＣｅｌｌＡｒ
ｒａｙ」というタイトルの、Ｍ．Ｈａｍａｄａらによる
米国特許第５，１１３，３７１号明細書を参照された
い。この明細書は、本出願に引証として加えられる。）
しかしながら、本発明は、そのような３状態論理を必要
としない。

【００６２】本発明の一実施例に従うと、アクセス制御
レジスタ５０３内の２つのビットＴ01とＴ00とが、冗長
行サブアレイ５０５と冗長列サブアレイ５０６のテスト
を許可するテストモードビットとして使用されている。
テストビットＴ01とＴ00の一方または両方がセットされ
ている場合、メモリアレイ５０８はテストモードに置か
れ、正規のメモリアレイ５０７へのアクセスが禁じられ
る。

【００６３】表１は、メモリアレイ５０８の様々なテス
トモードを示している。

【００６４】

【表１】

【００６５】同様に、アクセス制御レジスタ５０３のテ
ストビットＴ11とＴ10がメモリアレイ５１８の冗長行サ
ブアレイ５１５と冗長列サブアレイ５１６のテストモー
ドビットとして供されている。

【００６６】図８は、正規のメモリアレイ５０７、冗長
行サブアレイ５０５、及び冗長列サブアレイ５０６に対
するイネーブル信号を生成するのに用いられる回路を説
明するための概略図である。この回路は、フリップフロ
ップ５１０及び５１１と、書き込みイネーブルリード線
５３０と、ＮＯＲゲート５３１と、アドレス比較器５６
４ａ及び５６４ｂと、修復行アドレスレジスタ５５０
と、修復列アドレスレジスタ５５１と、修復イネーブル
ビット５４０及び５４１と、ＡＮＤゲート５６７及び５
６８と、行アドレスリード線５６５と、列アドレスリー
ド線５６６とを含んでいる。

【００６７】Ｄ型フリップフロップ５１０及び５１１の
Ｑ出力が、冗長サブアレイ５０５及び５０６のイネーブ
ル（またはディスエーブル）にそれぞれ用いられてい
る。また、フリップフロップ５１０及び５１１のＱ出力
は、ＮＯＲゲート５３１にも入力され、正規のメモリア
レイ５０７（図７）をディスエーブル（またはイネーブ
ル）する信号も生成する。従って、リード線５３２上の
論理ハイ信号は、冗長行サブアレイ５０５をイネーブル
すると共に、リード線５３４上に論理ロー信号を出力
し、それによってメモリアレイ５０７をディスエーブル
する。同様に、リード線５３３上の論理ハイ信号は、冗
長列サブアレイ５０６をイネーブルすると共に、リード
線５３４上に論理ロー信号を出力し、それによってメモ
リアレイ５０７をディスエーブルする。

【００６８】テストビットＴ01及びＴ00は、ＤＡＳＳバ
スから（バスインタフェース５２０を介して）プログラ
ムすることができる。テストビットＴ01及びＴ00をプロ
グラムするため、バスインタフェース５２０は論理ハイ
信号をフリップフロップ５１０及び５１１のＤ入力に与
える。更に、バスインタフェース５２０は書き込みイネ
ーブル信号をリード線５３０（図８）上に送出し、それ
によってテストビットＴ01及びＴ00を論理ハイにする。
このテストモード回路によって、冗長行サブアレイ５０
５及び冗長列サブアレイ５０６のシステム内テストが可
能となっている。

【００６９】図８に図示されているテストモード回路
は、欠陥のある行及び列を、冗長行サブアレイ５０５及
び冗長列サブアレイ５０６の行及び列と置き換えるのを
容易にする。以下の例は、欠陥のある行の置き換えにつ
いて述べたものである。欠陥のある列の置き換えも概ね
同様に実行することができる。

【００７０】欠陥のある行を置き換えるために、欠陥の
ある行のアドレスがバスインタフェース５２０から修復
行アドレスレジスタ５５０へと書き込まれる。修復行ア
ドレスレジスタ５５０の修復イネーブルビット５４０
は、論理ハイにセットされ、それによってＡＮＤゲート
５６７の一方の入力に論理ハイ信号を与える。修復行ア
ドレスレジスタ５５０の内容は、アドレス比較器５６４
ａを用いることによって、行アドレスリード線５６５を
介して受信される現行アドレス（ｃｕｒｒｅｎｔｒｏｗ
ａｄｄｒｅｓｓ）と比較される。リード線５６５上の
行アドレスが、修復行アドレスレジスタ５５０の内容と
一致すると、アドレス比較器５６４ａの出力は論理ハイ
へと変化し、それによってＡＮＤゲート５６７は論理ハ
イ信号をフリップフロップ５１０のＳｅｔ及び

【００７１】

【外１】

【００７２】入力へと出力する。その結果、フリップフ
ロップ５１０のＱ出力は、論理ハイへと移行し、それに
よって冗長行サブアレイ５０５をイネーブルすると共
に、正規のメモリアレイ５０７をディスエーブルする。

【００７３】本発明の一実施例では、冗長行サブアレイ
５０５及び５１５は各々１つの冗長行を有し、冗長列サ
ブアレイ５０６及び５１６は各々６４の冗長列を有す
る。しかし、各メモリアレイに対してただ１つの修復列
アドレスレジスタしか備わっておらず、６４列から成る
グループで列の修復はなされる。修復イネーブルビット
５４０及び５４１と、修復アドレスレジスタ５５０及び
５５１がアクセス制御レジスタ５０３の一部として組み
込まれており、（既に上述したように）バスインタフェ
ース５２０からのコマンドを通じて、またはヒューズに
よってプログラムされる。

【００７４】メモリ動作従来のＤＲＡＭでは、メモリモジュール１１１〜１２８
へのアクセスは、２つのステップに分割されている。即
ち、行アクセス（ｒｏｗａｃｃｅｓｓ：ＲＡＳ）動作
と、それに続く列アクセス（ｃｏｌｕｍｎａｃｃｅｓ
ｓ：ＣＡＳ）動作である。ＲＡＳ動作は、基底アドレ
ス、アレイアドレス、及び行アドレスを必要とする。Ｒ
ＡＳ動作は、指定されたアレイの指定された行のデータ
をセンス増幅器のラッチへと伝達する。ＣＡＳ動作は基
底アドレス、アレイアドレス、及び列アドレスを必要と
する。ＣＡＳ動作は、列アドレスによって指定されたセ
ンス増幅器のラッチに格納されたデータをＤＡＳＳバス
１０２に入力または出力する。いったんデータがセンス
増幅器にラッチされると、その後の同じ行の異なる場所
に対するアクセスは、再度ＲＡＳ動作を行うことなく、
個々のＣＡＳ動作を直接用いることによって実行され
る。センス増幅器のラッチへのアクセスは、メモリセル
への直接アクセスよりも格段に速い。それは、センス増
幅器は格段に強力な信号ドライブを備えているからであ
る。

【００７５】従来のＤＲＡＭでは、ＲＡＳ動作は、ＲＡ
Ｓ及びＣＡＳアクセスの間ずっと動作状態であり続ける
ＲＡＳ制御信号によって表される。しかしながら、本発
明では、ＲＡＳ及びＣＡＳ動作は、制御バスＣ［３：
０］上の共通コードによって表される。この共通コード
は、アクセス動作の間ずっと維持される必要はない。実
際、いったんＲＡＳ動作が実行されると、センス増幅器
にラッチされたデータはプリチャージ動作（ｐｒｅｃｈ
ａｒｇｅｏｐｅｒａｔｉｏｎ）が実行されるまで、そ
のままである。

【００７６】このプリチャージ動作によって、センス増
幅器のラッチ内のデータが、元のＲＡＳ動作によって指
定されたＤＲＡＭセルの行へと伝送される。プリチャー
ジ動作は、また、次のＲＡＳ動作に対してメモリアレイ
の準備がなされるように、ビットラインとセンス増幅器
の出力の等化を開始させる。上述したように、各メモリ
動作には、メモリアドレスの一部しか必要とされない。
即ち、ＲＡＳ動作には列アドレスは必要とされず、ＣＡ
Ｓ動作には行アドレスは必要とされない。このことは、
比較的狭いアドレスバス（１６ビット）を用いて、半ク
ロックサイクルで、各動作に対するメモリアドレスを伝
送することを可能とし、それによってアクセス待ち時間
を最小化すると共に、同期式と非同期式の両方でメモリ
にアクセスすることを可能としている。

【００７７】プリチャージされた状態のメモリアレイに
アクセスするため、２バスクロックサイクルを要する２
つの動作が必要とされる。メモリアレイからセンス増幅
器へのデータの伝送には、通常２０ｎｓ（１クロックサ
イクルよりも長い）より長い時間を要するため、本発明
のコマンドプロトコルはメモリアクセス待ち時間（ＲＡ
Ｓアクセス時間）を増加させない。本発明のコマンドプ
ロトコルは、行アクセス時間が列アクセス時間よりも概
ね長いようなメモリデバイスであれば、どのようなメモ
リデバイスであっても、そのメモリデバイスのアクセス
待ち時間を増加することなく、そのデバイスに適用する
ことができる。

【００７８】本発明によるＲＡＳ−ＣＡＳ−プリチャー
ジプロトコルは、メモリデバイスを同期式と非同期式の
両方で動作させることができるという利点を有する。本
発明のこの側面については以下により詳細に説明され
る。

【００７９】センス増幅器からのまたはセンス増幅器へ
のデータ伝送は、バースト（ｂｕｒｓｔ）伝送される。
ＣＡＳアドレスによってアクセスデータを識別した後、
続くＣＡＳアドレス内のデータは、新しいコマンドまた
はアドレスを持ち出すことなくアドレスシーケンス回路
によって自動的にアクセスされる。１クロックサイクル
毎に１ワードのデータの書き込みまたは読み取りが可能
であり、また、１行全体のデータ、即ち３２ワードは３
２クロックサイクルから成る１バーストでアクセス可能
である。以後に詳述するように、各メモリアレイが固有
のアドレスシーケンス回路と列アクセス回路とを有して
いるため、各メモリアレイはバスクロックと同じ周波数
で動作することが可能である。実際、本発明によるメモ
リアレイは、１ギガバイト／秒に達するデータバースト
を処理することができる。

【００８０】従来のＤＲＡＭ技法に於けるメモリアレイ
は、このような周波数でデータを出力することはできな
い。従来のＤＲＡＭ技法では、ＤＲＡＭからアクセスさ
れたデータは、いくつかのメモリアレイへ供給され、各
メモリアレイはデータＩ／Ｏ帯域幅よりもはるかに低い
データ帯域幅で動作する。（例えば、Ｆａｒｍｗａｌｄ
らによるＰＣＴ特許ＰＣＴ／ＵＳ９１／０２５９０号明
細書、あるいは、“Ｙ．Ｄｏｓａｋａ、Ｙ．Ｋｏｎｉｓ
ｈｉ、Ｋ．Ｈａｙａｎｏ、Ｋ．Ｈｉｍｕｋａｓｈｉ、
Ｃ．Ａ．Ｈａｒｔ、Ｍ．Ｋｕｍａｎｏｙａ、Ｈ．Ｈａｍ
ａｎｏ、Ｔ．Ｙｏｓｈｉｈａｒａらによる「Ａ１００
ＭＨｚ４ＭｂＣａｃｈｅＤＲＡＭｗｉｔｈＦａ
ｓｔＣｏｐｙ−ｂａｃｋＳｃｈｅｍｅ」、ＩＳＳＣ
Ｃ、１９９２年、ｐｐ．１４８〜１４９”を参照方。）

【００８１】列アクセス回路図９は、従来のＤＲＡＭに於けるメモリアレイの列エリ
アのデータ経路を示している。メモリセルアレイ６０１
は、２５６行×１０２４列のメモリセルを含んでいる。
２つの相補的なビットラインによってメモリセルアレイ
６０１の各列とセンス増幅器回路６０２内のセンス増幅
器（ＳＡ）のラッチとが接続されている。各ＳＡラッチ
の２つの出力は、列切り替え回路６０３内の対応する列
選択スイッチに接続されている。列切り替え回路６０３
内の列選択スイッチは、列選択バス６０５上の信号によ
って制御される。あるＳＡラッチに対応する列選択スイ
ッチが閉じている場合、そのＳＡラッチは対応する相補
的なデータライン対につながっていることになる。メモ
リセルアレイ６０１は、通常、２つのデータライン対、
即ち（１）ＤＱ０、

【００８２】

【外２】

【００８３】及び（２）ＤＱ１、

【００８４】

【外３】

【００８５】を用いる。（“Ｓ．Ｆｕｊｉｉらによる
「Ａ５０−μＡＳｔａｎｄｂｙ１Ｍ×１／２５６
Ｋ×４ＣＭＯＳＤＲＡＭｗｉｔｈＨｉｇｈ−Ｓ
ｐｅｅｄＳｅｎｓｅＡｍｐｌｉｆｉｅｒ」、ＩＥＥＥ
ＪＳＳＣ、ｖｏｌ．ｓｃ−２１、ｎｏ．５、１９８６
年１０月、ｐｐ．６４３〜６４８”及び、“Ｔ．Ｏｈｓ
ａｗａらによる、「Ａ６０−ｎｓ４−ＭｂｉｔＣ
ＭＯＳＤＲＡＭｗｉｔｈＢｕｉｌｔ−ＩｎＳｅ
ｌｆ−ＴｅｓｔＦｕｎｃｔｉｏｎ」、ＩＥＥＥＪＳＳ
Ｃ、ｖｏｌ．ｓｃ−２２、１９８７年１０月、ｐｐ．６
６３〜６６８”参照。）

【００８６】列切り替え回路６０３では、５１２個の列
選択スイッチが各データライン対上に多重化されてい
る。各データラインはメモリセルアレイ６０１の長辺側
に沿って走っている。その結果、データラインの静電容
量は大きい（約４〜５ｐｆ）。

【００８７】読み込み動作の間、このデータラインの静
電容量は、列切り替え回路６０３を介してＳＡラッチに
よって駆動される。その結果、立ち上がり時間及び立ち
下がり時間が長くなり、帯域幅が制限される。

【００８８】書き込み動作の間、データラインの静電容
量は、ほとんど問題とならない。それは、メモリセルア
レイ６０１の外部に配置された比較的大型の書き込みバ
ッファによって、データラインが直接駆動されるからで
ある。しかし、書き込みサイクル時間は、ＳＡラッチの
書き込み遅れと、列アドレスデコーディング経路と書き
込みデータ経路との間の遅れの不整合とによって決定さ
れる。列アドレスデコーディング経路とデータ経路とは
異なる経路を通されているために、後者の遅れは大き
い。

【００８９】図１０は、典型的な従来のＤＲＡＭデバイ
スの列アドエスデコーディング経路とデータ経路とを説
明するためのブロック図である。列アドレスバス７０１
がメモリアレイ７０２ａ〜７０２ｇに並列に接続されて
いる。しかし、データ経路は、いくつかのアレイからの
データライン７０３〜７０６から形成されている。従っ
て、２つの経路の間の論理とローディングに於ける違い
は大きい。

【００９０】図１１は、本発明の一実施例に従った列デ
ータ経路のブロック図である。メモリセルアレイ８０１
の各列は、センス増幅器回路８０２のＳＡラッチに、例
えばビットライン対８０３のようなビットライン対によ
って接続されている。センス増幅器回路８０２の出力
は、ツリーデコーダ回路８０４に加えられている。ツリ
ーデコーダ回路８０４は、３２対１（３２−ｔｏ−１）
ツリーデコーダを３２個含んでいる。各３２対１ツリー
デコーダは、３２個のＳＡラッチからの相補的な入力を
受信する。各３２対１ツリーデコーダは、２つのレベル
のスイッチを含んでいる。第１のレベルは、８ビット信
号Ｓａ［７：０］によって制御されるものであり、４つ
の８対１マルチプレクサから構成されている。第２のレ
ベルは、４ビット信号Ｓｂ［３：０］によって制御され
るものであり、１つの４対１マルチプレクサを含んでい
る。４対１マルチプレクサへの各入力は、８対１マルチ
プレクサの中の１つの出力に接続されている。各３２対
１ツリーデコーダは、データ増幅器回路８０５に対して
一対の相補的な出力を与える。これらの相補的な出力
は、選択された列のＳＡラッチの２つの出力に対応して
いる。

【００９１】データ増幅器回路８０５は、３２個のデー
タ増幅器を含んでいる。各データ増幅器は、対応する３
２対１デコーダからの相補的な出力を受信する。３２個
のデータ増幅器はグループ化されて１６の対になってい
る。各データ増幅器対は１６本のデータラインの１つに
多重化された信号を出力する。

【００９２】図１２は、ツリーデコーダ９０１及び９１
１と、データ増幅器対９００の概略図である。データ増
幅器対９００は、データ増幅器９０２及び９１２と、マ
ルチプレクサ９０７と、読み取りデータラッチ９１４
と、書き込みバッファ９０３及び９１３と、３状態バッ
ファ９０５と、クロック発生回路９１８とを含んでい
る。

【００９３】ツリーデコーダ９０１及び９１１の相補的
な出力は、それぞれデータ増幅器９０２及び９１２へ供
給される。データ増幅器９０２及び９１２は、単一位相
のクロック信号ＤSENSEによって制御される改良された
ラッチである。

【００９４】局所的セルフタイムクロック回路（ｌｏｃ
ａｌｓｅｌｆ−ｔｉｍｅｄｃｌｏｃｋｃｉｒｃｕ
ｉｔ）であるクロック発生回路９１８は、データ増幅器
９０２及び９１２と、マルチプレクサ９０７とを制御す
るのに用いられる制御信号を生成する。従って、プリチ
ャージ信号

【００９５】

【外４】

【００９６】、及びセンス信号ＤSENSEは、バスクロッ
ク信号、Ｃｌｋ、列アクセス（ＣＡＳ）信号及びプリチ
ャージ信号、

【００９７】

【外５】

【００９８】に応答して生成される。Ｃｌｋ信号は、Ｓ
ｃｋ信号がバッファリングされたものである。

【００９９】

【外６】

【０１００】及びＤSENSE信号は、データ増幅器対９０
０の外部にある回路を駆動するのには用いられることの
ない、局所的な信号であり、それによって、制御信号中
のタイミングの歪みが最小化されている。

【０１０１】読み取り動作読み取り動作を実行するため、

【０１０２】

【外７】

【０１０３】信号が、論理ハイにされる。その結果、書
き込みバッファ９０３及び９１３のトランジスタ９５０
〜９５３はオフ状態となり、３状態バッファ９０５は低
インピーダンス状態に置かれる。ＣＡＳ信号は論理ハイ
にされる。Ｃｌｋ信号の最初の半サイクルの間、Ｃｌｋ
信号は論理ハイの状態にあり、従ってＤSENSE及び

【０１０４】

【外８】

【０１０５】信号を両方とも論理ハイにする。これらの
条件のもとで、ツリーデコーダ９０１及び９１１の相補
的な出力は、データ増幅器９０２及び９１２にそれぞれ
ラッチされる。

【０１０６】例えば、リード線９２５上の論理ロー信号
とリード線９２６上の論理ハイ信号は、トランジスタ９
７１及び９７２をオン状態にし、トランジスタ９７０及
び９７３をオフ状態にする。論理ハイのＤSENSE信号は
トランジスタ９６１をオン状態にする。その結果、ノー
ド９９１はトランジスタ９７２及び９６１を介してグラ
ンドへと引き下げられ、ノード９９２はトランジスタ９
７１を介してＶｄｄへと引き上げられる。同様にして、
リード線９２６上の論理ロー信号とリード線９２５上の
論理ハイ信号は、ノード９９２がトランジスタ９７３及
び９６１を介してグランドへと引き下げられ、ノード９
９１がトランジスタ９７０を介してＶｄｄへと引き上げ
られる結果となる。

【０１０７】データ増幅器９１２は、データ増幅器９０
２と同様に動作して、リード線９２７及び９２８上の信
号をラッチする。従って、リード線９２７上の論理ハイ
信号とリード線９２８上の論理ロー信号は、ノード９９
３がトランジスタ９７４を介してＶｄｄへと引き上げら
れ、ノード９９４がトランジスタ９７７及び９６２を介
してグランドへ引き下げられる結果となる。同様に、リ
ード線９２７上の論理ロー信号とリード線９２８上の論
理ハイ信号は、ノード９９３がトランジスタ９７６及び
９６２を介してグランドへと引き下げられ、ノード９９
４がトランジスタ９７５を介してＶｄｄへと引き上げら
れる結果となる。

【０１０８】マルチプレクサ９０７内では、ＤSENSE信
号が論理ハイになると、伝達ゲート９９５及び９９７が
閉じ（即ち、導通状態に置かれ）、伝達ゲート９９６が
開く（即ち、非導通状態に置かれる）。その結果、ノー
ド９９２上の電圧は、伝達ゲート９９５と３状態バッフ
ァ９０５とを介してＤＱデータライン９３０へと伝達さ
れる。ＤＱデータライン９３０は、３状態バッファ９０
５を直接メモリバスインタフェース内のバストランシー
バへと接続している（例えば、図３及び図６のインバー
タ３０４及び３０６を参照）。このライン上には他の信
号が多重化されていないため、この接続によってルーテ
ィング（ｒｏｕｔｉｎｇ）による静電容量以外の負荷
（ｌｏａｄｉｎｇ）は、ほとんど発生しない。ＤＱデー
タライン９３０の負荷は、従って、従来の方法で存在し
ていたものよりもはるかに小さい。その結果、本発明の
ＤＱデータラインは、より高い周波数（２５０ＭＨｚに
達する）で動作可能である。

【０１０９】更に、ノード９９３上の電圧は、伝達ゲー
ト９９７を介して読み取りデータラッチ９１４中に格納
される。

【０１１０】Ｃｌｋ信号の第２半サイクルの間、Ｃｌｋ
信号は論理ローとなっており、それによってＤSENSE及
び

【０１１１】

【外９】

【０１１２】信号を両方とも論理ローとなる。論理ロー
の

【０１１３】

【外１０】

【０１１４】信号に応答して、トランジスタ９２０〜９
２３はオン状態となる。その結果、リード線９２５〜９
２８はＶｄｄに結合される（即ち、リード線９２５〜９
２８はプリチャージされる）。更に、論理ローのＤSENS
E信号は、伝達ゲート９９５及び９９７を開にし、伝達
ゲート９９６を閉にする。その結果、読み取りデータラ
ッチ９１４中に格納された電圧は、伝達ゲート９９６及
び３状態バッファ９０５を介してＤＱデータライン９３
０へと、第２半サイクルの間に読みとられる。上述の方
法によって、アレイ８０１（図１１）からデータライン
８０６へのデュアルエッジ伝送がなされる。

【０１１５】書き込み動作書き込み動作を実行するため、

【０１１６】

【外１１】

【０１１７】信号が論理ローとされ、それによって３状
態バッファ９０５が高インピーダンス状態に置かれ、書
き込みバッファ９０３及び９１３中のＮＯＲゲート９５
４〜９５７の各々の入力に論理ロー信号が加えられる。
Ｃｌｋ信号の最初の半サイクルの間、Ｃｌｋ信号は論理
ローの状態にあり、従って伝達ゲート９０６は閉とな
り、伝達ゲート９１６は開となっている。ＤＱデータラ
イン９３０上の信号は、従って、ＮＯＲゲート９５５の
入力に通される。例えば、ＤＱデータライン９３０上の
論理ハイ信号によって、ＮＯＲゲート９５５はトランジ
スタ９５１へ論理ロー信号を出力し、それによってこの
トランジスタをオフ状態にする。また、ＮＯＲゲート９
５５の論理ロー出力は、ＮＯＲゲート９５４の入力にも
加えられ、ＮＯＲゲート９５４は論理ハイ信号を出力し
てトランジスタ９５０をオン状態にする。

【０１１８】論理ローの

【０１１９】

【外１２】

【０１２０】信号は、また、ＤSENSE及び

【０１２１】

【外１３】

【０１２２】信号を論理ハイとし、それによってｐチャ
ネルトランジスタ９２０〜９２３をオフ状態とし、ｎチ
ャネルトランジスタ９６１〜９６２をオン状態とする。
その結果、ｐチャネルトランジスタ９７１及びｎチャネ
ルトランジスタ９７２はオン状態となる。更に、ツリー
デコーダ９０１は供給電圧Ｖｄｄをリード線９２６を介
して受信すると共に、グランド供給電圧をリード線９２
５を介して受信し、それによって、メモリアレイ８０１
（図１１）の選択された列にハイデータ値を書き込む。

【０１２３】ＤＱデータライン９３０からの入力が、論
理ロー信号である場合（上述したような論理ハイ信号と
逆の場合）、既に上述したのと同様にして、ツリーデコ
ーダ９０１はグランド供給電圧をリード線９２６を介し
て受信すると共に、供給電圧Ｖｄｄをリード線９２５を
介して受信する。

【０１２４】Ｃｌｋ信号の第２半サイクルの間、Ｃｌｋ
信号は論理ハイへと変化し、それによって伝達ゲート９
０６を開とし、伝達ゲート９１６を閉とする。ＤＱデー
タライン９３０上の信号は、書き込みバッファ９１３、
データ増幅器９１２、及びツリーデコーダ９１１を介し
て、上述したのと同様に伝達される。このようにして、
Ｃｌｋ信号の各半サイクルの間にＤＱデータライン９３
０からメモリアレイへとデータが書き込まれる。ツリー
デコーダ９０１及び９１１によって選択されるアドレス
が１クロックサイクルに１回だけ変化するため、伝達ゲ
ート９０６及び９１６によって行われるデマルチプレク
シング（ｄｅｍｕｌｔｉｐｌｅｘｉｎｇ）が必要であ
る。

【０１２５】ツリーデコーダ９０１及び９１１は、多重
化の負荷を約１２ライン（８＋４）に制限する（上述し
たような従来の方法での５１２ラインと対照的であ
る）。容量性負荷が小さくなったことによって、データ
増幅器回路８０５による、より高いドライブ信号と相ま
って、データ帯域幅が増加される。

【０１２６】遅れ整合アドレス、データ、及びクロック経路を整合することに
よって高速書き込み動作も容易になる。チップレベルで
は、メモリデバイス１００のアドレス及びデータ経路
は、それらがＤＡＳＳバス（図１参照）上の同じバスラ
インセット（多重化されたアドレス及びデータ）を共有
しているため、自動的に整合される。クロックとアドレ
ス／データバスラインとの間の遅れ整合は、クロックが
バスの一部であり、またクロックの負荷が軽いため、比
較的簡単である。後により詳細に説明するように、クロ
ックの負荷が軽いのは、メモリモジュール１１１〜１２
８がセルフタイム式であり、同期に関して汎用クロック
に依存していないためである。

【０１２７】メモリモジュール１１１〜１２８内では、
遅れ整合は以下のようにして達成される。ゲート遅れ整
合は、遅れの小さい経路中に余分なバッファを挿入する
ことによってなされる。ゲートの負荷によって引き起こ
される遅れの不整合や、ルーティングに伴う静電容量に
起因する不整合は、ダミー負荷を用いることによって最
小化される。

【０１２８】遅れの不整合の主な要因は、列デコーダ４
０６ａ及び４０６ｂ（図６）にある。列デコーディング
には、プリデコーディング段階と最終デコーディング段
階とが含まれる。プリデコーディング段階では、５本の
列アドレスラインが２つのグループに分けられ、３対８
デコーダに接続される３本の列アドレスラインと、２対
４デコーダに接続される２本の列アドレスラインとにさ
れる。３対８デコーダ及び２対４デコーダは、それぞれ
２レベルの単純論理ゲートを含む従来のデコーダであ
る。最終デコーディングは、列エリア内に於いて３２対
１ツリーデコーダ（例えば、図１１のツリーデコーダ８
０４）によって行われる。上述の列デコーディング法に
よって、アドレス経路が３対８デコーダ及び２対４デコ
ーダを通過し、比較的少数の単純論理ゲートを通ること
になるため、異なる経路間の遅れ整合が簡単になる。

【０１２９】遅れの不整合は、クロックと、プリデコー
ドされた列選択信号Ｓａ［７：０］及びＳｂ［３：０］
（図１２参照）と、ＤＱラインの経路を、同じようにメ
モリアレイの列エリアを通るように定めることによって
更に最小化される。

【０１３０】アドレスシーケンス回路データのバースト伝送は、データバーストの開始アドレ
スだけが与えられただけで、連続するアドレス位置内の
データに自動的にアクセスするようなメカニズムを必要
とする。メモリデバイスは、適切な列ラインが選択され
るように、開始アドレスを用いて、その後のデコードさ
れたアドレスを生成する。バースト伝送の間、適切な列
をイネーブルするためにアドレスシーケンサが必要とさ
れる。

【０１３１】図１３は、従来のアドレスシーケンサ１０
００のブロック図であり、このアドレスシーケンサ１０
００は、Ｎビットバイナリカウンタ１００１と、デコー
ダ１００２と、バッファ１００３とを含んでいる。
（“ＭｏｔｏｒｏｌａＭｅｍｏｒｙＤａｔａＢｏ
ｏｋ、ＤｅｖｉｃｅＭＣＭ６２４８６Ａ、ｐｐ．７−
１００ − ７−１０９、１９９２年”参照。）カウン
タ１００１へのロード信号入力を活性化することによっ
て、アドレスバス１０１１からカウンタ１００１へ開始
アドレスがローディングされる。アドレスの進行は、カ
ウンタ１００１に入力されるクロック信号によってタイ
ミングを合わせられる。カウンタ１００１の出力は、デ
コーダ１００２によってデコードされ、バッファ１００
３によってバッファリングされる。バッファ１００３の
出力に於いて供給される信号は列選択信号であり、これ
らの信号は、センス増幅器のラッチからデータワードを
導き入れるように、一度に一つだけ活性化される。クロ
ックの立ち上がりエッジ毎に、カウンタ１００１は増加
され、その出力はデコードされて次の列選択信号を発生
し、次の列選択ラインを活性化する。このように、列選
択ラインは、順番に活性化されるが、各々の活性化され
ている持続時間は１クロックサイクルである。

【０１３２】アドレスシーケンサ１０００の欠点の一つ
は、クロックの立ち上がりエッジから列選択信号の活性
化までの総遅れが、カウンタ１００１のクロックから出
力までの遅れ（ｃｌｏｃｋ−ｔｏ−ｏｕｔｄｅｌａ
ｙ）と、デコーダ１００２の伝搬遅れと、バッファ１０
０３による遅れとの合計となることである。この総遅れ
によってバースト周波数、従ってアクセス帯域幅が制限
される。デコーダ１００２を通る遅れ経路が各出力状態
変化に対して均一でないことによって、別の問題も生じ
る。デコーダの遅れ経路が不均一だと、デコーダの遅れ
の不整合によって、１つ以上の列選択信号が同時に活性
化されてしまうことがある。その結果、特に高速動作に
於いて、読み取りまたは書き込みの失敗が発生すること
がある。

【０１３３】図１４は、本発明によるアドレスシーケン
サ１１００のブロック図である。簡単化のため、３ビッ
トデコーディングについて示されている。理解されるよ
うに、本発明に従って、同じ原理を別のビット数に対す
るデコーディングに適用することもできる。アドレスシ
ーケンサ１１００は、３対８デコーダ１１０１と、８ス
テージからなるバレルシフタ（ｂａｒｒｅｌｓｈｉｆ
ｔｅｒ）１１０２と、列選択バッファ１１０３とを含ん
でいる。バス１１０５上のデコーダ１１０１に３ビット
の開始アドレスが入力される。デコーダ１１０１の８ビ
ット出力は、バレルシフタ１１０２へのロード信号入力
が活性化されたときに、バレルシフタ１１０２にローデ
ィングされる。

【０１３４】図１５は、バレルシフタ１１０２の一実施
例のブロック図である。バレルシフタ１１０２は、８個
のマスタ／スレーブＤ型フリップフロップ１１２０〜１
１２７を含んでおり、それらはリング状に接続されてい
る。３対８デコーダ１１０１の出力は、フリップフロッ
プ１１２０〜１１２７のＰＤ入力へと与えられる。ある
与えられた時間に於いては、３対８デコーダ１１０１の
出力の内、１ビットだけが論理ハイとなる。ロード信号
がフリップフロップ１１２０〜１１２７の各Ｌ入力に与
えられており、クロック信号がフリップフロップ１１２
０〜１１２７の各Ｃ入力に与えられている。フリップフ
ロップ１１２０〜１１２７のＱ出力は、列選択バッファ
１１０３へと与えられている。バレルシフタ１１０２
は、アドレスの増加及び減少に対して右及び左へそれぞ
れシフトすることができるが、ここでは、説明を簡単に
するため、右へのシフト構造だけが示されている。

【０１３５】図１６は、マスタ／スレーブＤ型フリップ
フロップ１１２０の概略図である。例示されている実施
例では、マスタ／スレーブＤ型フリップフロップ１１２
０〜１１２７は同一である。ロード信号が論理ハイにな
ると、伝達ゲート１１６２が閉じ、インバータ１１５０
及び１１７０によって形成されたマスタラッチにＰＤ入
力が格納される。ロード信号は、クロック信号が論理ロ
ーとなっている時のみ論理ハイになる。クロック信号が
論理ローの時、伝達ゲート１１６０は開となり、伝達ゲ
ート１１６１が閉となる。その結果、マスタラッチの出
力が、インバータ１１５１及び１１７１によって形成さ
れたスレーブラッチに伝達される。Ｑ出力は、その後、
ＰＤ入力に加えられた信号と同じ状態を有するようにな
る。インバータ１１５０及び１１５１の出力駆動能力は
弱く、それらは容易に、伝達ゲート１１６０及び１１６
１の駆動によって圧倒される。

【０１３６】デコードされたアドレスが、Ｄ型フリップ
フロップ１１２０〜１１２７のマスタステージとスレー
ブステージの両方に同時にローディングされるため、バ
レルシフタ１１０２は、アドレス経路内にパイプライン
ステージ（ｐｉｐｅｌｉｎｅｓｔａｇｅ）を有していな
い。

【０１３７】３対８デコーダ１１０１の出力が、いった
んフリップフロップ１１２０〜１１２７へローディング
されると、ロード信号が論理ローになり、フリップフロ
ップ１１２０〜１１２７のＰＤ入力は３対８デコーダ１
１０１から効果的に切り離される。バレルシフタ１１０
２にローディングされた論理ハイビットは、各クロック
サイクルの間に１フリップフロップだけシフトするよう
にして、フリップフロップ１１２０〜１１２７を通って
循環する。

【０１３８】バレルシフタ１１０２の８ビット出力は、
バッファ１１０３を介してツリーデコーダ９０１及び９
１１（図１２）の連続した列選択ラインＳａ［７：０］
に接続されている。従って、列選択ラインＳａ［７：
０］は、一度に一つ、連続した順番で、１クロックサイ
クルの間、活性化される。

【０１３９】アドレスシーケンサ１１００の総遅れ時間
は、従来のアドレスシーケンサ１０００の総遅れ時間よ
り短い。これは、バレルシフタ１１０２に初期アドレス
がローディングされた後、アドレスシーケンサ１１００
では、デコーダ１１０１に関わる遅れが発生しないから
である。その結果、アドレスシーケンサ１１００は、ア
ドレスシーケンサ１０００よりも極めて高い周波数で動
作することができる。

【０１４０】更に、フリップフロップ１１２０〜１１２
７が同一の構造となっているため、バレルシフタ１１０
２の出力は均一なクロックから出力までの遅れを有す
る。更に、列選択ラインＳａ［７：０］とバレルシフタ
１１０２の出力の間には、論理ゲートの組み合わせが存
在しない。その結果、クロックから列選択ラインの活性
化までの時間は、全ての列選択ラインに対してよく整合
しており、それによって、列選択ラインの同時活性化を
避けることができ、アドレスの移行による読み取りまた
は書き込みの失敗を最小化することができる。

【０１４１】２ビット入力ＣＡ［４：３］に応答して、
４つの列選択信号Ｓｂ［３：０］を生成するため、アド
レスシーケンサ１１００と似たアドレスシーケンス回路
が、更に、用いられる。上述したように、列選択信号Ｓ
ｂ［３：０］は、ツリーデコーダ９０１及び９１１（図
１２）の第２レベルのスイッチ（即ち、４対１マルチプ
レクサ）を制御する。

【０１４２】クロック技法本発明に従うと、クロック分配法によって、（１）メモ
リデバイスが同期式と非同期式の両方で動作することが
可能となり、（２）歪みが最小化され、デバイスの高速
動作が可能となり、（３）動作電力を減少させることが
できる。

【０１４３】メモリデバイス１００（図１）は、非同期
式と同期式の両方で動作できる。同期式動作を達成する
ため、上述したようにセルフタイムクロック回路９１８
によって具現されるようなセルフタイム式設計技法と、
以下に述べるような再同期化回路とがメモリモジュール
１１１〜１２８に用いられている。

【０１４４】要求されている高速の同期動作に応えるよ
うに、制御、アドレス、及びデータ経路間の遅れ整合が
適用されている。十分な遅れ整合を達成することは、上
述したような回路モジュールアーキテクチャを用い、各
メモリモジュールの面積を比較的小さくしておくことに
よって、本発明に於いては比較的容易である。各メモリ
モジュールの内部動作が他のメモリモジュールの内部動
作に対して独立しているため、タイミングの歪みは各メ
モリモジュール内部の比較的小さな範囲に限定される。

【０１４５】タイミングの歪みは、重要な制御信号の分
配を更に局所化する、セルフタイム法を用いることによ
って更に小さくなる。セルフタイム法は、活性化に対す
る再同期化の面倒なしに、ディスエーブルされるべき特
定の動作に含まれない機能ブロックをイネーブルする。
例えば、Ｃｏｌｕｍｎ＿Ａｃｃｅｓｓ信号が論理ロー
で、

【０１４６】

【外１４】

【０１４７】信号が論理ハイの場合、データ増幅器対９
００（図１２）はオフ状態になる。その結果、列回路全
体がオフ状態となる。

【０１４８】また、本回路モジュールアーキテクチャ
は、バストランザクションに含まれない任意のメモリモ
ジュールが自動的にシャットダウンされるのを可能とす
る。ＤＡＳＳバス１０２がデータ伝送状態にないとき
（即ち、アクセスされているメモリモジュールがないと
き）、各メモリモジュールは、Ｓｃｋ信号の各立ち上が
りエッジの間、ＤＡＳＳバス上のコマンドをデコードす
る。メモリの読み取りまたは書き込みコマンドがデコー
ドされると、各メモリモジュールはそのコマンドのコミ
ュニケーションＩＤを調べる。そのコマンドがアドレス
指定されているモジュールを除く全てのモジュールは、
読み取りまたは書き込みトランザクションが終了するま
でアイドル状態になる。メモリデバイス１００中の電力
消費は、従って、狭い領域に限定され、そこに含まれる
トランジスタの数も少ない。それによって、メモリデバ
イス１００の全体としての消費電力は低く保たれる。そ
の結果、メモリデバイス１００は低消費電力での応用に
適している。

【０１４９】ＤＡＳＳバス１０２上では、同期式及び非
同期式動作の要求を満たすように、ソース同期伝送（ｓ
ｏｕｒｃｅｓｙｎｃｈｒｏｎｏｕｓｔｒａｎｓｆｅ
ｒ）が用いられている。ＤＡＳＳバス１０２上のソース
クロック（Ｓｃｋ）信号及びディスティネーションクロ
ック（ｄｅｓｔｉｎａｔｉｏｎｃｌｏｃｋ：Ｄｃｋ）
信号は、ソースの同期タイミングを容易にする。Ｓｃｋ
信号は、マスタＩ／Ｏモジュール１０４からメモリモジ
ュール１１１〜１２８へのデータ、アドレス、及びコマ
ンドを同期させるのに用いられる。Ｄｃｋ信号は、アク
セス対象として選択されたメモリモジュール１１１〜１
２８の１つによって生成され、メモリモジュール１１１
〜１２８からＩ／Ｏモジュール１０４へと転送されるデ
ータに対する同期タイミングを与える。

【０１５０】Ｄｃｋ信号は、データを伝送しているメモ
リモジュールによってのみ駆動される。Ｄｃｋ信号は、
メモリモジュールの読み取りデータ経路と概ね等しい遅
れ経路を通るようにＳｃｋ信号の経路を定めることによ
って、動作中のメモリモジュール内で生成される。従っ
て、Ｄｃｋ信号はＳｃｋ信号と同じ周波数を有してはい
るが、Ｓｃｋ信号または読み取りデータに対して特定の
位相関係は持たない。同期式動作の間、各メモリモジュ
ールからのデータ出力は、Ｓｃｋ信号に同期されなけれ
ばならない。従って、メモリモジュールからのデータ読
み取りをＳｃｋ信号に同期させるため、再同期化回路
（ｒｅｓｙｎｃｈｒｏｎｉｚａｔｉｏｎｃｉｒｃｕｉ
ｔ）が用いられている。

【０１５１】再同期化回路再同期化回路は、マスタＩ／Ｏモジュール１０４（図
１）中に組み込まれて、同期式動作の間、メモリモジュ
ール１１１〜１２８からの読み取られたデータをＳｃｋ
信号に同期させる。非同期式動作の間、再同期化回路は
ディスエーブルされる。即ち、メモリモジュール１１１
〜１２８から読み取られたデータは、ほとんど遅れなし
に、再同期化回路を通って流れる。

【０１５２】図１７は、再同期化回路１２００のブロッ
ク図である。この再同期化回路１２００は、深さ４の先
入れ先出し（ＦＩＦＯ）メモリ１２０２と、待ち時間制
御回路１２０４と、フェイズロックループ（ＰＬＬ）回
路１２０６と、モード選択フリップフロップ１２０７と
を含んでいる。ＦＩＦＯ１２０２は、選択されたメモリ
モジュールからデータ入力（Ｄａｔａ＿Ｉｎ）信号を受
信し、Ｄａｔａ＿Ｉｎ信号内のデータ値の一時的な保管
を行う。ＦＩＦＯ１２０２内の書き込み動作は、Ｄｃｋ
信号と、

【０１５３】

【外１５】

【０１５４】信号と、ｍｏｄｅ＿ｓｅｌｅｃｔ信号とに
よって制御される。

【０１５５】モード選択フリップフロップ１２０７は、
Ｗｒｉｔｅ＿Ｅｎａｂｌｅ信号及びＤＡＳＳバス１０２
から受信される他の信号によってプログラムされる。モ
ード選択フリップフロップ１２０７のＱ出力が、ｍｏｄ
ｅ＿ｓｅｌｅｃｔ信号として用いられる。ｍｏｄｅ＿ｓ
ｅｌｅｃｔ信号は、同期式動作が選択されたとき（即
ち、ｍｏｄｅ＿ｓｅｌｅｃｔ信号が論理ハイの時）、Ｆ
ＩＦＯ１２０２及びＰＬＬ１２０６をイネーブルする。
ｍｏｄｅ＿ｓｅｌｅｃｔ信号は、非同期式動作が選択さ
れたとき（即ち、ｍｏｄｅ＿ｓｅｌｅｃｔ信号が論理ロ
ーのとき）、ＦＩＦＯ１２０２及びＰＬＬ１２０６をデ
ィスエーブルする。

【０１５６】ＰＬＬ回路１２０６は、Ｓｃｋ信号に応答
して出力クロック（Ｏｕｔ＿Ｃｌｋ）信号を生成する従
来回路である。Ｏｕｔ＿Ｃｌｋ信号は、ＦＩＦＯ１２０
２及び待ち時間制御回路１２０４に加えられる。Ｏｕｔ
＿Ｃｌｋ信号は、ＦＩＦＯ１２０２のデータ出力信号の
状態変化が、（ＦＩＦＯ１２０２内の遅れも考慮して）
Ｓｃｋ信号と同期することを保証するように選択され
る。

【０１５７】プログラム可能な待ち時間制御回路１２０
４は、Ｏｕｔ＿Ｃｌｋ信号と、

【０１５８】

【外１６】

【０１５９】信号と、Ｗｒｉｔｅ＿Ｅｎａｂｌｅ信号
と、ＤＡＳＳバス１０２からの入力信号とを受信する。
応答として、待ち時間制御回路１２０４は、ＦＩＦＯ１
２０２からのデータ値の読み取りを制御するべくＦＩＦ
Ｏ１２０２に加えられる、Ａｄｖａｎｃｅ＿Ｅｎａｂｌ
ｅ信号を生成する。後により詳細に説明されるように、
待ち時間制御回路によって、読み取りコマンドの検出か
らＦＩＦＯ１２０２からのデータ出力までの間に含まれ
る半クロックサイクルの数を、ユーザーが決定すること
が可能となる。

【０１６０】図１８は、ＦＩＦＯ１２０２の一実施例の
概略図である。ＦＩＦＯ１２０２は、４つのデータラッ
チ１３０１〜１３０４と、入力シーケンサ１３１０と、
出力シーケンサ１３２０とを含んでいる。Ｄａｔａ＿Ｉ
ｎ信号がリード線１３０６上のインバータ１３０５を介
して、データラッチ１３０１〜１３０４に加えられる。
データラッチ１３０１〜１３０４は、トランジスタ１３
０７ａ〜１３０７ｄと、インバータ１３０８ａ〜１３０
８ｈと、トランジスタ１３０９ａ〜１３０９ｄとを有し
ている。ラッチ１３０１〜１３０４内に格納されたデー
タ値は、続いて、３状態バッファ１３１１を介して出力
リード線１３１２へと、Ｄａｔａ＿Ｏｕｔ信号として伝
達される。３状態バッファ１３１１は、

【０１６１】

【外１７】

【０１６２】信号によってイネーブルされる。

【０１６３】トランジスタ１３０７ａ〜１３０７ｄは、
入力シーケンサ１３１０によって制御される。入力シー
ケンサ１３１０は、フリップフロップ１３１５と、ＡＮ
Ｄゲート１３１６ａ〜１３１６ｅと、インバータ１３１
７とを含んでいる。入力選択バス１３１８は、ＡＮＤゲ
ート１３１６ａ〜１３１６ｄの出力と、トランジスタ１
３０７ａ〜１３０７ｄとをつないでいる。ＡＮＤゲート
１３１６ａ〜１３１６ｄの出力は、それぞれ入力選択信
号Ｉｎ＿Ｓｅｌ０〜Ｉｎ＿Ｓｅｌ３となっている。

【０１６４】トランジスタ１３０９ａ〜１３０９ｄは、
出力シーケンサ１３２０によって制御される。出力シー
ケンサ１３２０は、フリップフロップ１３２２と、ＡＮ
Ｄゲート１３２４ａ〜１３２４ｅと、インバータ１３２
６とを含んでいる。出力選択バス１３２８は、ＡＮＤゲ
ート１３２４ａ〜１３２４ｄの出力と、トランジスタ１
３０９ａ〜１３０９ｄとをつないでいる。ＡＮＤゲート
１３２４ａ〜１３２４ｄの出力は、それぞれ出力選択信
号Ｏｕｔ＿Ｓｅｌ０〜Ｏｕｔ＿Ｓｅｌ３となっている。

【０１６５】同期式動作のためには、ｍｏｄｅ＿ｓｅｌ
ｅｃｔ信号が論理ハイにセットされる。

【０１６６】

【外１８】

【０１６７】信号が論理ハイになり、Ｄｃｋ信号が論理
ローになると、入力シーケンサ１３１０がリセットされ
て、ラッチ１３０１が入力として選択される。

【０１６８】

【外１９】

【０１６９】信号が論理ローになると（即ち、読み取り
コマンドが検出されると）、入力シーケンサ１３１０
は、続いて、入力選択信号Ｉｎ＿Ｓｅｌ０〜Ｉｎ＿Ｓｅ
ｌ３を入力選択バス１３１８上に生成する。入力選択信
号Ｉｎ＿Ｓｅｌ０〜Ｉｎ＿Ｓｅｌ３は、更に、Ｄｃｋ信
号の各状態変化に於いて、一度に一つ、それぞれトラン
ジスタ１３０７ａ〜１３０７ｄをイネーブルする。これ
によって、Ｄａｔａ＿Ｉｎ信号内のデータ値は、連続し
たラッチ１３０１〜１３０４に格納される。

【０１７０】Ａｄｖａｎｃｅ＿Ｅｎａｂｌｅ信号が論理
ハイにされる前に、出力シーケンサ１３２０がリセット
されて、ラッチ１３０１が出力として選択される。Ａｄ
ｖａｎｃｅ＿Ｅｎａｂｌｅ信号が論理ハイにされると、
出力シーケンサ１３２０は、続いて、出力選択信号Ｏｕ
ｔ＿Ｓｅｌ０〜Ｏｕｔ＿Ｓｅｌ３を出力選択バス１３２
８上に出力する。出力選択信号Ｏｕｔ＿Ｓｅｌ０〜Ｏｕ
ｔ＿Ｓｅｌ３は、更に、Ｏｕｔ＿Ｃｌｋ信号の各状態変
化に於いて、一度に一つ、それぞれトランジスタ１３０
９ａ〜１３０９ｄをイネーブルする。

【０１７１】ＦＩＦＯ１２０２が４つのラッチを有して
いるため、ＦＩＦＯ１２０２のラッチ１３０１〜１３０
４に格納されたデータは、２クロックサイクルごとに上
書きされる。従って、データは、リード線１３１２に出
力される前に、ＦＩＦＯ１２０２内に２クロックサイク
ルより長く留まっていることはできない。Ｄｃｋ信号と
Ｏｕｔ＿Ｃｌｋ信号とが同じ周波数を有しているため、
ＦＩＦＯ１２０２内に格納されたデータは、Ｏｕｔ＿Ｃ
ｌｋ信号がＤｃｋ信号に対して２クロックサイクル以上
遅れなければ正しく出力される。

【０１７２】メモリモジュール１１１〜１２８に関する
アクセス待ち時間のために、Ｏｕｔ＿Ｃｌｋ信号は、実
際には、Ｄｃｋ信号に対して進む。待ち時間制御回路１
２０４は、アクセス待ち時間が終わるまで、ＦＩＦＯ１
２０２の出力シーケンサ１３２０がイネーブルされるの
を防止する。

【０１７３】図１９は、待ち時間制御回路１２０４の一
実施例の概略図である。待ち時間制御回路１２０４は、
遅れ待ち行列（ｄｅｌａｙｑｕｅｕｅ）を形成するよ
うに接続された８つのラッチ１４２０〜１４２８を含ん
でいる。図２０は、動的なラッチ１４２０の概略図であ
る。ラッチ１４２０は、伝達ゲート１４４０〜１４４２
と、インバータ１４４３〜１４４５とを含んでいる。ラ
ッチ１４２１〜１４２８はラッチ１４２０と同一であ
る。

【０１７４】待ち時間レジスタ１４１０は、読み取りコ
マンドが検出された後から、データがＦＩＦＯ１２０２
から出力される前までの経過時間を表すクロックエッジ
数（即ち、半クロックサイクルの数）を制御する。待ち
時間レジスタ１４１０は、Ｗｒｉｔｅ＿Ｅｎａｂｌｅ信
号が論理ローにされたとき、ＤＡＳＳバス１０２を介し
て入力される３ビット入力によってプログラムすること
ができる。待ち時間レジスタ１４１０の内容は、３対８
デコーダ１４１２に出力される。

【０１７５】

【外２０】

【０１７６】信号が論理ハイになると、動的ラッチ１４
２０〜１４２８の各々は、そのＤ入力から切り離され、
３対８デコーダ１４１２の出力がラッチ１４２１〜１４
２８にローディングされる。ラッチ１４２０には０がロ
ーディングされるが、それはそのＰＤ入力がグランドと
結合しているからである。

【０１７７】

【外２１】

【０１７８】信号が論理ローにされると、ラッチ１４２
０〜１４２８は３対８デコーダ１４１２から切り離さ
れ、遅れ待ち行列を形成する。選択された遅れが偶数個
の半サイクルクロック（即ち、Ｑ0＝０）である場合、
ラッチ１４２１のＱ出力が、伝達ゲート１４３１を通る
ように経路をたどってＡｄｖａｎｃｅ＿Ｅｎａｂｌｅ信
号を出力する。選択された遅れが奇数個の半サイクルク
ロック（即ち、Ｑ0＝１）の場合、ラッチ１４２０のＱ
出力が、伝達ゲート１４３０を通るように経路をたどっ
てＡｄｖａｎｃｅ＿Ｅｎａｂｌｅ信号を出力する。所望
の奇数個の半クロックサイクルの遅れが適切に実現され
るようにラッチ１４２０が提供されている。

【０１７９】例えば、半クロックサイクル一つ分の遅れ
が必要とされる場合、ラッチ１４２０とラッチ１４２２
〜１４２８には０がローディングされ、ラッチ１４２１
に１がローディングされる。Ｑ0の値は１となり、それ
によって伝達ゲート１４３０が閉じる。Ｒｅａｄ＿Ｅｎ
ａｂｌｅ信号が論理ハイになると、待ち時間行列が形成
される。この待ち時間行列は、ＮＡＮＤゲート１４５０
の出力によってクロック信号を与えられる。ＮＡＮＤゲ
ート１４５０は、Ｒｅａｄ＿Ｅｎａｂｌｅ信号と、Ｏｕ
ｔ＿Ｃｌｋ信号と、

【０１８０】

【外２２】

【０１８１】信号とを受信する。この

【０１８２】

【外２３】

【０１８３】信号は、伝達ゲート１４３０の出力をイン
バータ１４５１を通して伝達することによって生成され
る。

【０１８４】Ｒｅａｄ＿Ｅｎａｂｌｅ信号と

【０１８５】

【外２４】

【０１８６】信号とが論理ハイであるため、Ｏｕｔ＿Ｃ
ｌｋ信号がＮＡＮＤゲート１４５１の出力を決定する。
Ｏｕｔ＿Ｃｌｋ信号は最初論理ハイであるため、リード
線１４５４上のＮＡＮＤゲート１４５０の出力は最初論
理ローである。ＮＡＮＤゲート１４５０の出力は、イン
バータ１４５２を介してリード線１４５３にも伝達され
る。その結果、ラッチ１４２０の伝達ゲート１４４０
（図２０）は最初開である。

【０１８７】次の半クロックサイクルの間、Ｏｕｔ＿Ｃ
ｌｋ信号は、論理ローに状態変化する。それによってリ
ード線１４５４上の信号は論理ハイとなり、リード線１
４５３上の信号は論理ローとなる。その結果、ラッチ１
４２０の伝達ゲート１４４０（図２０）は閉じ、ラッチ
１４２１内に格納されたデータ値（即ち１）は、ラッチ
１４２０のインバータ１４４３及び１４４４を介して伝
達される。この値“１”は、伝達ゲート１４３０を介し
て伝達され、Ａｄｖａｎｃｅ＿Ｅｎａｂｌｅ信号を論理
ハイとする（

【０１８８】

【外２５】

【０１８９】信号は論理ローとなる）。Ａｄｖａｎｃｅ
＿Ｅｎａｂｌｅ信号が論理ハイになると、ＦＩＦＯ１２
０２の出力ステージがイネーブルされる。

【０１９０】

【外２６】

【０１９１】信号が論理ローとなることによって、ＮＡ
ＮＤゲート１４５０の出力が論理ハイになり、それによ
ってラッチ１４２０〜１４２８のクロックが中断され
る。その結果、Ａｄｖａｎｃｅ＿Ｅｎａｂｌｅ信号は、
読み込みトランザクションが終了するまで（即ち、

【０１９２】

【外２７】

【０１９３】信号が論理ハイになるまで）、論理ハイで
あり続ける。

【０１９４】図１９及び図２０に図示された待ち時間制
御回路１２０４は、偶数個のクロックサイクル遅れに対
しても同様に動作する。

【０１９５】再同期化回路１２００は、待ち時間レジス
タ１４１０内にプログラムされた半サイクルクロックの
数が、アクセス待ち時間よりも大きく、アクセス待ち時
間に４半クロックサイクル（即ち、２クロックサイク
ル）を加えた時間よりも小さい場合は、正常に動作す
る。

【０１９６】図２１は、同期式動作中の様々なデータ及
び制御信号のタイミングを図示した波形ダイアグラムで
あり、待ち時間レジスタ１４１０は、半サイクル遅れ４
つ分（４半サイクル遅れ）にセットされている。読み取
りコマンドが、ポイント１５０１に於いてＳｃｋ信号の
立ち上がりエッジに於いて検出されている。若干の遅れ
の後、

【０１９７】

【外２８】

【０１９８】信号が論理ローになっている。アクセス待
ち時間が終了すると、Ｄａｔａ＿Ｉｎ信号のデータ値Ｄ
０がＦＩＦＯ１２０２内に書き込まれる。この例では、
アクセス待ち時間はＳｃｋクロック信号の１周期よりも
短い。

【０１９９】Ｄｃｋ信号を受信すると、入力シーケンサ
１３１０（図１８）は、続いて、入力選択信号Ｉｎ＿Ｓ
ｅｌ０〜Ｉｎ＿Ｓｅｌ３を生成する。入力選択信号Ｉｎ
＿Ｓｅｌ０は最初論理ハイであり、従ってトランジスタ
１３０７ａはオン状態であり、データ値Ｄ０をラッチ１
３０１内に書き込むことができるようになっている。Ｄ
ｃｋ信号が論理ローに変化すると、直後に、入力選択信
号Ｉｎ＿Ｓｅｌ０が論理ローになると共に、入力選択信
号Ｉｎ＿Ｓｅｌ１が論理ハイとなり、トランジスタ１３
０７ｂをオン状態にして、データ値Ｄ１をラッチ１３０
２に書き込むことができるようにする。このプロセス
は、入力選択信号Ｉｎ＿Ｓｅｌ０〜Ｉｎ＿Ｓｅｌ３によ
って、トランジスタ１３０７ａ〜１３０７ｄをイネーブ
ルして、ラッチ１３０１〜１３０４へデータを書き込み
つつ、引き続き続けられる。

【０２００】Ａｄｖａｎｃｅ＿Ｅｎａｂｌｅ信号が最初
論理ローであるため、出力選択信号Ｏｕｔ＿Ｓｅｌ０は
最初論理ハイである。その結果、トランジスタ１３０９
ａは最初閉じており、データ値Ｄ０はアクセス待ち時間
が終了すると、ＦＩＦＯ１２０２から出力リード線１３
１２へと伝達される。データ値Ｄ０をラッチ１３０１を
介して伝達することに伴う待ち時間を通る短いフローは
図２１には図示されていない。

【０２０１】待ち時間レジスタ１４１０が４半サイクル
遅れでプログラムされているため、Ａｄｖａｎｃｅ＿Ｅ
ｎａｂｌｅ信号は

【０２０２】

【外２９】

【０２０３】信号が論理ローになった後、Ｏｕｔ＿Ｃｌ
ｋ信号の４つめの状態変化時に論理ハイへと状態変化す
る。Ａｄｖａｎｃｅ＿Ｅｎａｂｌｅ信号の論理ハイへの
変化のすぐ後に、出力選択信号Ｏｕｔ＿Ｓｅｌ０が論理
ローへと変化し、出力状態信号Ｏｕｔ＿Ｓｅｌ１が論理
ハイへと変化する。それによってトランジスタ１３０９
ａが開となり、トランジスタ１３０９ｂが閉となる。そ
の結果、データ値Ｄ１がラッチ１３０２から出力リード
線１３１２へと読み出される。待ち時間レジスタ１４１
０によって導入される遅れは、アクセス待ち時間と同様
に再同期待ち時間にも渡っている。再同期待ち時間は、
Ｓｃｋ信号とＤｃｋ信号との間の差である。図２１の波
形ダイアグラムによれば、もし、待ち時間レジスタ１４
１０が３半サイクル遅れとしてプログラムされていたな
ら、データ値Ｄ１をポイント１５０２に於いて読み出す
こともできたであろう。しかし、待ち時間レジスタ１４
１０を４半クロックサイクル遅れでプログラムすること
によって、ユーザーは半サイクルの待ち時間を付け足す
ことができる。

【０２０４】このプロセスは、出力選択信号Ｏｕｔ＿Ｓ
ｅｌ０〜Ｏｕｔ＿Ｓｅｌ３によってトランジスタ１３０
９ａ〜１３０９ｄをイネーブルし、ラッチ１３０１〜１
３０４からデータ値を読み出しつつ引き続き続けられ
る。

【０２０５】図２２は、非同期式動作に於ける、再同期
化回路１２００のタイミングを説明するための波形ダイ
アグラムである。非同期式動作の間、フリップフロップ
１２０７（図１７）のｍｏｄｅ＿ｓｅｌｅｃｔ信号は論
理ローにセットされており、ＰＬＬ回路１２０６をディ
スエーブルしている。その結果、Ｏｕｔ＿Ｃｌｋ信号と
Ａｄｖａｎｃｅ＿Ｅｎａｂｌｅ信号もディスエーブルさ
れる。その結果、ＡＮＤゲート１３２４ｅ（図１８）の
出力が論理ローにセットされ、フリップフロップ１３２
２は、その出力

【０２０６】

【外３０】

【０２０７】が論理ハイにセットされた状態でディスエ
ーブルされる。従って、ＡＮＤゲート１３２４ａの入力
は両方とも論理ハイとなって、Ｏｕｔ＿Ｓｅｌ０信号が
論理ハイに変化し、ラッチ１３０１のトランジスタ１３
０９ａをオン状態にする。

【０２０８】入力側では、論理ローのｍｏｄｅ＿ｓｅｌ
ｅｃｔ信号がインバータ１３５０を介してＮＯＲゲート
１３５１へ伝達される。その結果、フリップフロップ１
３１５はディスエーブルされ、その出力

【０２０９】

【外３１】

【０２１０】は論理ハイにセットされる。論理ローのｍ
ｏｄｅ＿ｓｅｌｅｃｔ信号は、また、ＡＮＤゲート１３
１６ｅにも入力され、それによってＡＮＤゲート１３１
６ｅから論理ロー信号が出力される。その結果、ＡＮＤ
ゲート１３１６ａへの入力はどちらも論理ハイとなる。
その結果、Ｉｎ＿Ｓｅｌ０信号は論理ハイへと状態変化
し、ラッチ１３０１のトランジスタ１３０７ａはオン状
態になる。その結果、Ｄａｔａ＿Ｉｎ信号のデータ値Ｄ
０が、ラッチ１３０１を介して伝達される。小さなフロ
ースルー遅れ（ｆｌｏｗｔｈｒｏｕｇｈｄｅｌａ
ｙ）１６０２は、ラッチ１３０１を介してのデータ値の
伝達に関わっている。Ｏｕｔ＿Ｓｅｌ０とＩｎ＿Ｓｅｌ
０のどちらの信号も、モード選択フリップフロップ１２
０７からのｍｏｄｅ＿ｓｅｌｅｃｔ信号が論理ローであ
る限り、論理ハイに留まる。

【０２１１】複数モジュール及び複数アレイ動作本発明による回路モジュールアーキテクチャは、複数ア
レイ動作によく適している。ブロードキャスト書き込み
やインタリーブバースト（ｉｎｔｅｒｌｅａｖｅｄｂ
ｕｒｓｔ）のような動作によって、異なるモジュール内
の異なるメモリアレイからのデータを同時にアクセスす
ることが可能となり、それによってメモリデバイスの性
能が向上している。

【０２１２】図２３は、ブロードキャスト書き込み動作
を実行するのに用いられるメモリデバイス１７００のブ
ロック図である。メモリデバイス１７００は、ＤＡＳＳ
バス１７０２を介してマスタＩ／Ｏデバイス１７０４に
並列に接続されたメモリモジュール１７１１〜１７２８
を含んでいる。メモリモジュール１７１１〜１７２８の
各々は、２つのメモリアレイを有している。メモリモジ
ュール１７１１〜１７２８の各々のアクセス制御レジス
タ内には２つのメモリアレイ選択ビットが備えられてい
る。これらの２つのビットは、ＤＡＳＳバス１７０２上
に受信される“ブロードキャスト書き込み選択”コマン
ドによってセットまたはリセットされる。いったんアレ
イ選択ビットがセットされると、その後の書き込み動作
に関わる関連するアレイが選択される。選択されたアレ
イは、そのアレイが関連するアレイ選択ビットがリセッ
トされるまで選択され続ける。更に、一つのモジュール
内の一方または両方のアレイを選択されることができ
る。書き込み動作では、選択されたアレイの全てに同時
にデータストリーム（ｄａｔａｓｔｒｅａｍ）を書き
込む。

【０２１３】図２３に図示されている実施例では、モジ
ュール１７１１内のメモリアレイ１７３２と、モジュー
ル１７２８内のメモリアレイ１７３０及び１７３１と
が、これらのモジュール内のメモリアレイ選択ビットを
プログラムすることによって選択されている。他の実施
例では、他のメモリアレイと／またはメモリモジュール
を選択しても良い。所望のアレイが選択された後、書き
込みデータストリームが、Ｉ／Ｏデバイス１７０４から
ＤＡＳＳバス１７０２へとブロードキャスト伝送され、
このデータはメモリアレイ１７３０〜１７３２に同時に
書き込まれる。

【０２１４】グラフィック応用に於いては、メモリデバ
イス１７００がディスプレイバッファとして用いられる
場合、ブロードキャスト書き込み動作を用いることによ
って複数のディスプレイスクリーンメモリ位置に同時に
固定パターンを書き込むことができ、それによってグラ
フィック更新帯域幅（ｇｒａｐｈｉｃｓｕｐｄａｔｅ
ｂａｎｄｗｉｄｔｈ）を大幅に増加している。

【０２１５】他の複数アレイ動作として、インタリーブ
バースト動作がある。この動作では、書き込みコマンド
または読み取りコマンドによって、時間多重化されたデ
ータバーストによって、異なるアレイにデータを書き込
んだり、あるいは、異なるアレイからデータを読み出し
たりすることができる。単一のアレイに、または単一の
アレイからデータをバースト伝送するのではなく、時間
多重化法では、複数のアレイが伝送に参加する。各参加
アレイは、特定の時間の間に（即ち、１以上のクロック
サイクルの間に）、一固まりのデータ（即ち、１以上の
ワード）を、連続的にラッチする（または送出する）。

【０２１６】図２４は、インタリーブバースト動作に於
ける書き込み（または読み取り）動作のアドレス指定方
法を説明するための波形ダイアグラムである。各メモリ
モジュールのアクセス制御レジスタ内のインタリーブイ
ネーブルビットが、インタリーブバースト動作が実行さ
れるかどうかを決定する。各メモリモジュールのインタ
リーブイネーブルビットは、ＤＡＳＳバス上で伝送され
るコマンドによってプログラムされる。一実施例では、
各アクセス制御レジスタ内の別の３つのビットが、イン
タリーブ動作に参加するアレイの数を決定する。このよ
うな実施例では、８個までのメモリアレイがインタリー
ブ動作に参加することができる。他の実施例では、別の
数のメモリアレイがインタリーブ動作に参加するように
することができる。

【０２１７】図２４の波形は、メモリデバイス構造１７
００（図２３）に関しており、このようなインタリーブ
シーケンスの一つを例示している。このインタリーブシ
ーケンスでは、モジュール１７２７及び１７２８内のイ
ンタリーブイネーブルビットがセットされる。更に、モ
ジュール１７２７及び１７２８内のアクセス制御レジス
タが、４つのメモリアレイがインタリーブアクセスに参
加することを示すようにプログラムされる。次に、読み
取りコマンドが、列アドレス７、モジュール１７２７、
アレイ１７４１（Ｄ７７１）にアドレス指定される。続
いて、データワードが、以下のアドレスから読み出され
る。即ち、列アドレス７、モジュール１７２７、アレイ
１７４１（Ｄ７７１）；列アドレス７、モジュール１７
２８、アレイ１７３０（Ｄ７８０）；列アドレス７、モ
ジュール１７２８、アレイ１７３１（Ｄ７８１）；列ア
ドレス７、モジュール１７２７、アレイ１７４０（Ｄ７
７０）；列アドレス８、モジュール１７２７、アレイ１
７４１（Ｄ８７１）から読み出される。このシーケンス
はインタリーブバースト読み取りコマンドが終了するま
で続けられる。各参加アレイは、ラウンドロビン（ｒｏ
ｕｎｄｒｏｂｉｎ）式に代わるがわるデータワードを
送出する。

【０２１８】インタリーブバースト動作に対して選択さ
れた各メモリアレイでは、ＲＡＳ動作及びプリチャージ
動作が同時に実行される。選択されたメモリアレイのい
ずれかにアドレス指定されたＲＡＳ及びプリチャージ動
作は、選択されたアレイの全てに対してＲＡＳまたはプ
リチャージ動作を引き起こす。これによって、複数のア
レイが複数のＲＡＳまたはプリチャージ動作を実行する
ように複数のコマンドを発行する必要がなくなる。その
結果、コマンドのオーバーヘッドが節約される。

【０２１９】グラフィック応用では、隣接するアレイの
メモリセルの行は、ディスプレイスクリーン内の連続し
た水平ラインにマッピングされており（例えば、Ｋｕｄ
ｏらに付与された米国特許第４，９８０，７６５号明細
書を参照）、インタリーブバースト動作によって、連続
するライン内の画素が、一回のデータバーストでアクセ
スされるようにすることができる。他の実施例では、イ
ンタリーブバースト動作が、水平方向と垂直方向の両方
で連続する画素に高速にアクセスする必要がある、ライ
ン描画や多角形描画のようなグラフィック動作を実行す
るのに用いられている。

【０２２０】上述したような単一コマンドによる複数デ
ータ動作に加えて、本発明によるメモリデバイスは、複
数のコマンドを、次から次に、異なるアレイに向けて出
力する。例えば、第１メモリアレイへのＲＡＳコマンド
の後に、そのコマンドが終了するのを待たずに第２メモ
リアレイへの別のＲＡＳコマンドが続き、その後に、第
３メモリアレイへのプリチャージコマンドが続き、更に
その後に、第４メモリアレイへのＣＡＳ読み取りコマン
ドが続くというようにすることができる。それによっ
て、複数のメモリアレイが複数の動作を同時に実行する
ことができ、メモリデバイスの性能を向上させることが
できる。

【０２２１】小スイング幅Ｉ／Ｏバス構造及びプロトコ
ルある実施例では、Ｉ／Ｏバス１０６（図１）は、複数の
メモリデバイス（例えばメモリデバイス１００）を結合
して、大きなメモリ容量と／またはより多くの機能を持
ったメモリシステムを形成している。１以上のマスタデ
バイスをシステムの動作を制御するためにＩ／Ｏバス１
０６に接続してもよい。マスタデバイスは、あるバスト
ランザクションに於いてはバスマスタになり、別のバス
トランザクションに於いてはスレーブとなることができ
る。

【０２２２】図２５は、本発明の一実施例に従ったメモ
リシステム１９００のブロック図である。メモリシステ
ム１９００は、メモリコントローラ１９２０をマスタデ
バイスとして用い、複数のＤＡＳＳメモリデバイス１９
０１〜１９０８をスレーブデバイスとして用いている。
メモリコントローラ１９２０のポートの一つは、ＣＰＵ
バス１９３１を介してＣＰＵにつながっている。メモリ
コントローラ１９２０の別のポートは、Ｉ／Ｏバス１９
３０を介して、メモリデバイス１９０１〜１９０８につ
ながっている。別の実施例では、メモリコントローラ１
９２０は、メモリデバイス１９０１〜１９０８の中の一
つのＩ／Ｏモジュール内に配置されている。

【０２２３】高速の小ＣＭＯＳスイング幅（Ｒｅｄｕｃ
ｅｄＣＭＯＳＳｗｉｎｇ：ＲＣＳ）を信号伝送に用
いたＩ／Ｏバス１９３０は、多重化されたアドレス及び
データ信号用の双方向ラインＡＤＱ［１５：０］と、コ
マンド信号用の４本のラインＣ［３：０］と、書き込み
マスク信号用の２本のラインＤＭ［１：０］と、同期ク
ロック信号Ｍｃｋ用の１本のラインと、クロックイネー
ブル信号Ｃｋｅ用の１本のラインとを含んでいる。Ｃｋ
ｅ及びＭｃｋ信号は、Ｉ／Ｏバス１９３０に特有である
が、残りのＩ／Ｏバス１９３０上の信号は、メモリメジ
ュール１９０１〜１９０８の各々の中に存在するＤＡＳ
Ｓバス上の信号の延長である。従って、メモリデバイス
１９０１〜１９０８内のＩ／Ｏモジュールは（メモリデ
バイス１００内のＩ／Ｏモジュール１０４と同様に）、
メモリデバイス１９０１〜１９０８のＤＡＳＳバスとＩ
／Ｏバス１９３０との間のインタフェースブリッジとな
っている。しかし、情報伝送のタイミングとしてソース
同期化を用いているＤＡＳＳバスと異なり、Ｉ／Ｏバス
１９３０は、単一のクロック信号（Ｍｃｋ）に完全に同
期している。Ｉ／Ｏバス１９３０内で用いられているプ
ロトコルは、ＤＡＳＳバス内で用いられているプロトコ
ルの超集合（ｓｕｐｅｒ−ｓｅｔ）である。しかし、Ｄ
ＡＳＳバス内で用いられているプロトコルは、Ｃｋｅ信
号を含むプロトコルを含んでいない。Ｃｋｅ信号は、メ
モリデバイス１９０１〜１９０８内のクロックを止めた
り動かしたりするのに用いられる。これによって、速度
の遅いデバイスもシステムクロック（Ｍｃｋ）の周波数
を下げることなくＩ／Ｏバス１９３０に接続することが
できる。

【０２２４】各メモリデバイス１９０１〜１９０８の専
用チップ選択（ｃｈｉｐｓｅｌｅｃｔ：ＣＳ）ライン
は、システムの初期化のために含まれている。電源投入
時またはシステムリセットの後、メモリデバイス１９０
１〜１９０８内のメモリモジュールのコミュニケーショ
ンアドレスは、リセットされて、それらのデフォルト値
になる。その結果、異なるメモリデバイス１９０１〜１
９０８内のメモリモジュールは、同じコミュニケーショ
ンアドレスを持っても良い。ＣＳラインは、メモリデバ
イス１９０１〜１９０８内のメモリモジュールをプログ
ラムするのに用いられ、メモリモジュールがメモリシス
テム１９００全体の中で異なったコミュニケーションア
ドレスを持つようにする。

【０２２５】複数デバイスメモリシステム内のアドレス
マッピングＩ／Ｏバス１９３０に接続された全てのデバイスは、固
有のコミュニケーションアドレスを割り当てられる。こ
れは、ハードウェア論理によって、或いはデバイスのＩ
Ｄ割り当てメカニズムにプログラマビリティ（ｐｒｏｇ
ｒａｍｍａｂｉｌｉｔｙ）を組み込むことによって達成
される。ある実施例では、一つのメモリデバイスが、一
つもしくは複数のコミュニケーションアドレスを有して
もよい。メモリデバイス１９０１〜１９０８内の各メモ
リモジュールは、一つのコミュニケーションアドレスを
有する。メモリ動作のため、コミュニケーションアドレ
スは、メモリアドレス内にフィールドとして含まれてい
る。各メモリモジュールは、連続したメモリアドレス空
間に広がっている。しかしながら、各メモリデバイスに
よって占められているアドレス空間は、各モジュールの
コミュニケーションアドレスを個別にプログラムするこ
とができるため、連続している必要はない。メモリデバ
イス１９０１〜１９０８内のＤＡＳＳバスとＩ／Ｏバス
１９３０の間で、同じコマンド及びプロトコルのセット
を保つことによって、メモリデバイス１９０１〜１９０
８内の全てのモジュールのＩＤレジスタをＩ／Ｏバス１
９３０を介してプログラム可能にすることができる。そ
の結果、メモリシステム１９００内の全てのモジュール
は、コミュニケーションアドレスを動的に割り当てられ
て、メモリアドレス空間内の異なる領域に広がることが
できる。

【０２２６】ある応用例では、モジュールのコミュニケ
ーションアドレスは、メモリシステム１９００が連続し
たメモリ空間を有するように割り当てられる。別の応用
例では、本発明の動的アドレスマッピング機能が、仮想
メモリアドレス上のコンピュータシステムの動作に於い
て用いられる。固定アドレス空間にマッピングする従来
のメモリデバイスでは、メモリアクセスが実行できるよ
うになる前に、仮想アドレスが物理アドレスに変換され
なければならなかった。このよう変換が必要だと、シス
テムの複雑さやメモリアクセスの待ち時間が増加する。
しかしながら、本発明のメモリシステムを用いることに
よって、メモリモジュールのコミュニケーションアドレ
スが仮想アドレスを有するようにプログラムすることが
できる。こうして、メモリアクセスをアドレス変換を行
うことなく実行することができる。このようなメモリシ
ステムを取り扱うことは簡単である。というのは、メモ
リページを割り当てたり、あるいは割り当てをはずした
りすることは、１または複数のメモリモジュールのコミ
ュニケーションアドレスを変化させるということだから
である。本発明のメモリシステムは仮想アドレスと共に
動作することが可能であるため、“仮想メインメモリ
（ＶｉｒｔｕａｌＭａｉｎＭｅｍｏｒｙ）”と呼ぶ
ことができる。

【０２２７】フォルトトレラントシステム（Ｆａｕｌｔ
ＴｏｌｅｒａｎｔＳｙｓｔｅｍ）メモリシステム１９００（図２５）は、欠陥に対して高
いトレランス（許容性）を有する。３つのレベルの冗長
性によって、メモリシステム１９００は、高いフォルト
トレランスを得ている。システムレベルでは、各メモリ
デバイス１９０１〜１９３０は、ディスエーブルレジス
タを組み込んでおり、これらのレジスタの設定時には、
メモリデバイスのＩ／Ｏバス１９３０上のメモリトラン
ザクションへの参加が禁じられる。バス上の欠陥のある
デバイスを修復するために、Ｉ／Ｏバス１９３０上に冗
長なデバイスを容易に組み込むことができる。

【０２２８】各メモリデバイス１９０１〜１９０８内に
於いては、冗長なメモリモジュールが各メモリデバイス
に組み込まれており、更に、各メモリモジュールはＩ／
Ｏバス１９３０上のコマンドを通じてプログラム可能な
ＩＤレジスタを含んでいる。この冗長メカニズムによっ
て、そのメモリデバイス内部という限られた範囲でも、
Ｉ／Ｏバス１９３０に接続されている他のメモリデバイ
ス内というより広い範囲でも、どちらでも、欠陥がある
モジュールの修復を効率的にすることができる。即ち、
どのメモリデバイス１９０１〜１９０８のどの冗長メモ
リモジュールも、どのメモリデバイス１９０１〜１９０
８のどの欠陥メモリモジュールの代わりになり得る。メ
モリシステム１９００により多くのメモリデバイスが加
えられるにつれ、正規のモジュールに対する冗長モジュ
ールの割合は維持されるが、クラスタ欠陥を修復する能
力は増加する。例えば、４つのメモリデバイスを有する
メモリシステムでは、各メモリデバイスが一つの冗長モ
ジュールを持っているとすると、４つ以下のモジュール
を含むクラスタ故障は全く性能を落とすことなく修復さ
れる。クラスタ故障は、集積回路システムの故障の主要
な原因であるため、このことは有益である。従来の冗長
化法の冗長なメモリモジュールは、同じメモリデバイス
内（即ち、同じチップ上）のメモリモジュールを置き換
えるためにしか用いることが出来なかった。

【０２２９】各メモリアレイ内では、図７及び図８を用
いて既に述べたように、個々のメモリアレイ内に、欠陥
を修復するために用いられる冗長な行と列とが使用され
ている。

【０２３０】Ｉ／Ｏバスドライバ、レシーバ、及び終端
回路電気的に、Ｉ／Ｏバス１９３０上の信号は、供給電圧の
半分を中心として約２Ｖのスイング幅を有している。実
際の信号のスイング幅は、動作周波数を最適化し、消費
電力を最小化するように調節される。反射や揺動などの
伝達ライン効果を抑制するために、Ｉ／Ｏバス１９３０
上で、２つのタイプの終端回路が用いられる。バストラ
ンシーバ及び終端回路の構造の詳細について以下に述べ
る。

【０２３１】Ｉ／Ｏバス１９３０を高いクロック周波数
で動作させるために、小スイング振信号伝送が用いられ
る。ノイズに対する耐性とデータレートとを最大化する
ために、またバストランシーバ回路の複雑さを最小化す
るために、供給電圧（Ｖｄｄ）の半分に等しい論理しき
い値が用いられる。この論理しきい値は、残りのチップ
上のＣＭＯＳ論理の論理しきい値と整合している。その
結果、論理伝送回路が排除された。能動クランプまたは
受動クランプが用いられて信号のスイング幅を制限して
いる。

【０２３２】図２６と図２７は、それぞれ能動クランプ
２００２及び受動クランプ２０１１の概略図である。ク
ランプ２００２及び２０１１は、Ｉ／Ｏバス１９３０の
バスライン２０３０上のスイング幅を制限する。ｐチャ
ネルトランジスタ２００４とｎチャネルトランジスタ２
００５は、等しい供給及び吸収能力を有するプッシュプ
ルドライバ２００１を形成している。このバランスされ
たドライブ能力によって、バスライン２０３０の信号伝
送は対称的になり、それによって信号の歪みが排除さ
れ、バスライン２０３０の動作帯域幅が最大化されてい
る。プルアップ及びプルダウンのバランスがとれている
ということは、一つの状態変化の間、トランジスタ２０
０４及び２００５が飽和領域に於いて等しい時間を費や
すため、供給ノイズに対する耐性も最大化された回路を
生成することとなる。実際、適切に選択された場合、ト
ランジスタ２００４と２００５は常に飽和領域に留ま
り、バスライン２０３０の供給（Ｖｄｄ）及びグランド
（ＧＮＤ）ノイズに対する耐性を高めている。

【０２３３】トランジスタ２００４と２００５のゲート
は、それぞれ、ＮＡＮＤゲート２０３１とＮＯＲゲート
２０３２の出力によって駆動される。論理ゲート２０３
１及び２０３２は、図示されているように、Ｄａｔａ＿
Ｉｎ信号と

【０２３４】

【外３２】

【０２３５】信号とを受信する。

【０２３６】

【外３３】

【０２３７】信号が、論理ハイになると、トランジスタ
２００４と２００５とがオフ状態になり、それによって
バスドライバを３状態化（ｔｒｉ−ｓｔａｔｉｎｇ）す
る。

【０２３８】レシーバ２００３は、トランジスタ２００
８と２００９とを含むＣＭＯＳインバータである。レシ
ーバ２００３は、等しいプルアップ及びプルダウン能力
を有する。レシーバ２００３の入力は、バスライン２０
３０につながっており、レシーバ２００３の出力はＤａ
ｔａ＿Ｏｕｔ信号となっている。

【０２３９】能動クランプ回路２００２（図２６）は、
ＣＭＯＳインバータ２０２０と、ソースフォロワとして
結合されたクランプトランジスタ２００６及び２００７
とを含んでいる。トランジスタ２００６及び２００７の
サイズは、バスライン２０３０上の電圧スイング幅を制
御する。一実施例では、トランジスタ２００６及び２０
０７のサイズは、それぞれトランジスタ２００５、２０
０４のサイズの２倍となっている。バスライン２０３０
が、バスドライバ２００１によって論理ハイから論理ロ
ーへと駆動されたとき、バスライン２０３０上の電圧が
Ｖｄｄ／２Ｖにまだ達していないときは、インバータ２
０２０の出力は論理ローであり、トランジスタ２００７
はオン状態、トランジスタ２００６はオフ状態である。
バスライン２０３０上の電圧がＶｄｄ／２Ｖ以下に引き
下げられると、インバータ２０２０の出力が論理ハイに
なり、トランジスタ２００７をオフ状態にし、トランジ
スタ２００６をオン状態にする。それによってバスライ
ン２０３０に対して可能なシンク電流（ｓｉｎｋｉｎｇ
ｃｕｒｒｅｎｔ）を取り去る。バスライン２０３０上
の電圧が続けて下がると、トランジスタ２００６がより
強くオン状態となり、それによってより多くのシンク電
流をバスライン２０３０から取り去る。バスライン２０
３０上の電圧がグランドよりもおおよそ１．５ＶＴＰだ
け高くなると、トランジスタ２００６を流れる電流は、
トランジスタ２００５を流れる電流と等しくなり、バス
ライン２０３０上の電圧は定常状態になる。ここで、Ｖ
ＴＰは、トランジスタ２００７のターンオンしきい値電
圧である（通常１Ｖ）。

【０２４０】同様に、バスライン２０３０の論理ローか
ら論理ハイへの状態変化は、トランジスタ２００６をオ
フ状態にすると共に、トランジスタ２００７をオン状態
にし、それによって、バスライン２０３０上の電圧はク
ランプされて約１．５ＶＴＮだけＶｄｄよりも小さい値
となる。ここでＶＴＮはトランジスタ２００６のターン
オンしきい値電圧である（通常１Ｖ）。

【０２４１】受動クランプ２０１１（図２７）は、抵抗
ドライバである。等しい値の抵抗２０１６及び２０１７
が、それぞれ、バスライン２０３０とグランドとの間、
及び電圧Ｖｄｄとバスライン２０３０との間に接続され
ている。受動クランプ２０１１は、また、抵抗分圧器の
テブナン（Ｔｈｅｖｅｎｉｎ）等価回路であってもよ
い。例えば、抵抗２０１６の半分の抵抗値を持つ抵抗
が、Ｖｄｄの半分に等しい供給電圧に接続されていても
よい。抵抗クランプ２０１１は、ドライバトランジスタ
２００４及び２００５の有限な出力抵抗値を利用してい
る。バスライン２０３０が論理ローから論理ハイへ駆動
されると、トランジスタ２００５はオフ状態となり、ト
ランジスタ２００４はオン状態となる。最初、トランジ
スタ２００４と抵抗２０１７は、レジスタ２０１６が吸
収することができるのより、大きな電流を供給し、それ
によって、バスライン２０３０上の電圧を論理ハイへ引
き上げる。バスライン２０３０上の電圧が上昇し続ける
と、トランジスタ２０１４とレジスタ２０１７の電流供
給能力は低下し、レジスタ２０１６の電流吸収能力は上
昇する。これは、総供給電流がシンク電流と等しくなる
まで続く。その後、バスライン２０３０上の電圧は、Ｄ
ａｔａ＿Ｉｎ信号が変化するまで一定値を保つ。同様
に、バスライン２０３０が論理ハイから論理ローへ駆動
された場合は、抵抗２０１７の供給電流がトランジスタ
２００５と抵抗２０１６の総シンク電流に等しくなった
点で、バスライン２０３０上の電圧はクランプされる。
電圧のスイング幅は、ドライバトランジスタ２００５及
び２００４のサイズ、または抵抗２０１６及び２０１７
の値を変化させることによって調整することができる。

【０２４２】能動クランプ２００２または受動クランプ
２０１１を用いる場合、一つのバスラインにつき一つの
クランプ回路しか必要とされない。クランプ回路は、マ
スタデバイス内に組み込まれてもよく、複数のスレーブ
デバイスの中の一つに組み込まれてもよく、あるいは個
々のデバイス内に組み込まれてもよい。また、どちらの
クランプ回路に於いても、バスライン２０３０は、比較
的小さな値の抵抗によってクランプまたは終端される。
能動クランプ２００２では、トランジスタ２００６及び
２００７は比較的小さな出力抵抗値を有しているが、そ
れは、それらがソースフォロワとして接続されているか
らである。受動クランプ２０１１では、抵抗分圧器のテ
ブナン等価回路によって、終端が容易になっている。ど
ちらの終端回路も、信号対ノイズ比を悪化させ、バスラ
イン２０３０上の動作周波数を限定する反射や振動を抑
制する。

【０２４３】上述の実施例は、例示を意図したものであ
って限定的なものではない。当業者にとっては、本開示
内容の範囲内で更に変形変更をすることができることは
明らかであり、それらは添付の特許請求の範囲内に入る
べきものである。

【図面の簡単な説明】

【図１】図１は、ＤＡＳＳバスの周りに構成された回路
モジュールアーキテクチャによるメモリデバイスのブロ
ック図である。

【図２】図２は非同期式動作に対するタイミング信号波
形を説明するための波形ダイアグラムである。

【図３】図３は同期式動作に対するタイミング信号波形
を説明するための波形ダイアグラムである。

【図４】図４はＤＡＳＳバストランシーバの概略図であ
る。

【図５】図５は、図４に示されたバストランシーバの一
つを詳細に説明するための概略図である。

【図６】図６は、本発明によるメモリモジュールのブロ
ック図である。

【図７】図７は、冗長行及び列とを含むメモリアレイを
示すブロック図である。

【図８】図８は、システム内組み込みテスト法と、冗長
行及び列を用いた修復法とを用いた回路の概略図であ
る。

【図９】図９は、従来のＤＲＡＭデバイスの列エリアに
おけるデータ経路を説明するためのブロック図である。

【図１０】図１０は、従来の４ＭｂｉｔＤＲＡＭデバイ
スに於けるデータラインと列アドレスのルーティングを
説明するためのブロック図である。

【図１１】図１１は、本発明の一実施例による列回路を
説明するためのブロック図である。

【図１２】図１２は、本発明の一実施例による列回路を
説明するための概略図である。

【図１３】図１３は、従来のアドレスシーケンス法を示
すブロック図である。

【図１４】図１４は、本発明によるアドレスシーケンス
法のブロック図である。

【図１５】図１５は、図１４のパレルシフタの一実施例
を示すブロック図である。

【図１６】図１６は、図１５のパレルシフタのフリップ
フロップの一つを示す概略図である。

【図１７】図１７は、本発明による再同期化回路のブロ
ック図である。

【図１８】図１８は、図１２に示されたＦＩＦＯの一実
施例を示す概略図である。

【図１９】図１９は、図１７の待ち時間カウンタの一実
施例を示す概略図である。

【図２０】図２０は、図１９の待ち時間カウンタで用い
られているラッチの概略図である。

【図２１】図２１は、デバイスが同期式動作をしている
ときの、図１７の再同期化回路のタイミング信号波形を
説明するための波形ダイアグラムである。

【図２２】図２２は、デバイスが非同期式動作をしてい
るときの、図１７の再同期化回路のタイミング信号波形
を説明するための波形ダイアグラムである。

【図２３】図２３は、ブロードキャスト書き込み動作用
に構成されたメモリデバイスのブロック図である。

【図２４】図２４は、インタリーブアクセス動作のシー
ケンスを説明するための波形ダイアグラムである。

【図２５】図２５は、Ｉ／Ｏバスを介して並列に接続さ
れた複数の回路モジュールメモリデバイスとメモリコン
トローラとを含むメモリシステムのブロック図である。

【図２６】図２６は、能動終端回路を備えた、小ＣＭＯ
Ｓスイング幅のバストランシーバの概略図である。

【図２７】図２７は、抵抗終端された小ＣＭＯＳスイン
グ幅のバストランシーバの概略図である。

【符号の説明】

１００メモリデバイス１０２ＤＡＳＳバス１０４Ｉ／Ｏモジュール１０６Ｉ／Ｏバス１１１〜１２８メモリモジュール３０２バストランシーバ３０４バスドライバ３０６バスレシーバ３０８バスライン３１０バストランシーバ３１２バスレシーバ３１４バスドライバ３１６クランプ回路３１８インバータ３２０リード線３２１インバータ４０２ａ、４０２ｂメモリアレイ４０４ａ、４０４ｂワードラインドライバ及びデコー
ダ４０６ａ、４０６ｂ列デコーダ４０８ａ、４０８ｂセンス増幅器回路４１０ａ、４１０ｂ列選択及びデータ増幅器回路４１２ＤＡＳＳバスインタフェース４１４ＩＤレジスタ４１６アクセス制御レジスタ４２０モジュールディスエーブルビット５００メモリモジュール５０３アクセス制御レジスタ５０５、５０６、５１５、５１６冗長メモリサブアレ
イ５０７、５１７正規のメモリアレイ５０８、５１８メモリアレイ５１０、５１１Ｄ型フリップフロップ５２０バスインタフェース５２１ＩＤレジスタ５３０書き込みイネーブルリード線５３１ＮＯＲゲート５３２〜５３４リード線５４０、５４１修復イネーブルビット５５０、５６０修復行アドレスレジスタ５５１、５６１修復列アドレスレジスタ５６２、５６３修復イネーブルビット５６４ａアドレス比較器５６４ｂアドレス比較器５６５行アドレスリード線５６６列アドレスリード線５６７、５６８ＡＮＤゲート６０１メモリセルアレイ６０２増幅器回路６０３列切り替え回路６０５列選択バス７０１列アドレスバス７０２ａ〜７０２ｇメモリアレイ７０３〜７０６データライン８０１メモリセルアレイ８０２センス増幅器回路８０３ビットライン対８０４ツリーデコーダ回路８０５データ増幅器回路８０６データライン９００データ増幅器対９０１、９１１ツリーデコーダ９０２、９１２データ増幅器９０３、９１３書き込みバッファ９０５３状態バッファ９０６伝達ゲート９０７マルチプレクサ９１４読み取りデータラッチ９１６伝達ゲート９１８クロック発生回路９２０〜９２３ｐチャネルトランジスタ９２５〜９２８リード線９３０ＤＱデータライン９５０〜９５３トランジスタ９５４〜９５７ＮＯＲゲート９６１、９６２ｎチャネルトランジスタ９７０〜９７７トランジスタ９９１〜９９４ノード９９５〜９９７伝達ゲート１０００従来のアドレスシーケンサ１００１Ｎビットバイナリカウンタ１００２デコーダ１００３バッファ１０１１アドレスバス１１００アドレスシーケンサ１１０１３対８デコーダ１１０２バレルシフタ１１０３列選択バッファ１１０５バス１１２０〜１１２７Ｄ型フリップフロップ１１５０、１１７０インバータ１１５１、１１７１インバータ１１６０〜１１６２伝達ゲート１２００再同期化回路１２０２ＦＩＦＯメモリ１２０４待ち時間制御回路１２０６フェイズロックループ（ＰＬＬ）回路１２０７モード選択フリップフロップ１３０１〜１３０４データラッチ１３０５インバータ１３０６リード線１３０７ａ〜１３０７ｄトランジスタ１３０８ａ〜１３０８ｈインバータ１３０９ａ〜１３０９ｄトランジスタ１３１０入力シーケンサ１３１１３状態バッファ１３１２リード線１３１５フリップフロップ１３１６ａ〜１３１６ｅＡＮＤゲート１３１７インバータ１３１８入力選択バス１３２０出力シーケンサ１３２２フリップフロップ１３２４ａ〜１３２４ｅＡＮＤゲート１３２６インバータ１３２８出力選択バス１３５０インバータ１３５１ＮＯＲゲート１４１０待ち時間レジスタ１４１２３対８デコーダ１４２０〜１４２８ラッチ１４３０、１４３１伝達ゲート１４４０〜１４４２伝達ゲート１４４３〜１４４５インバータ１４５０ＮＡＮＤゲート１４５１、１４５２インバータ１４５３、１４５４リード線１５０１、１５０２波形ダイアフラム上のポイント１６０２フロースルー遅れ１７００メモリデバイス１７０２ＤＡＳＳバス１７０４マスタＩ／Ｏデバイス１７１１〜１７２８メモリモジュール１７３０〜１７３２メモリアレイ１７４０、１７４１メモリアレイ１９００メモリシステム１９０１〜１９０８ＤＡＳＳメモリデバイス１９２０メモリコントローラ１９３０Ｉ／Ｏバス１９３１ＣＰＵバス２００１プッシュプルドライバ２００２能動クランプ２００３レシーバ２００４ｐチャネルトランジスタ２００５ｎチャネルトランジスタ２００６〜２００９トランジスタ２０１１受動クランプ２０１６、２０１７抵抗２０２０インバータ２０３０バスライン２０３１ＮＡＮＤゲート２０３２ＮＯＲゲートＰ１〜Ｐ４ｐチャネル電界効果トランジスタＰ１０、Ｐ１１ＰＭＯＳトランジスタＮ１〜Ｎ４ｎチャネル電界効果トランジスタＮ１０、Ｎ１１ＮＭＯＳトランジスタＴ00、Ｔ01、Ｔ10、Ｔ11 テストビット

フロントページの続き (72)発明者ウィンストン・リーアメリカ合衆国カリフォルニア州94080・サウスサンフランシスコ・エイドリアンアベニュー 119 (72)発明者フー−チア・スーアメリカ合衆国カリフォルニア州95070・サラトガ・コングレスホールレイン 21775

Claims

【特許請求の範囲】

【請求項１】メモリシステムから読み出される一連
のデータ値を処理するための再同期化回路であって、前記メモリシステムからの第１クロック信号と前記一連
のデータ値とを受信する先入れ先出し（ＦＩＦＯ）メモ
リデバイスであって、前記データ値は前記第１クロック
信号に応答して該ＦＩＦＯメモリデバイス内に順に読み
込まれる該ＦＩＦＯメモリデバイスと、第２クロック信号を受信し、それに応じて前記第２クロ
ック信号に対して進んだ出力クロック信号を生成するフ
ェーズロックループ回路であって、前記出力クロック信
号は、前記データ値が前記ＦＩＦＯメモリデバイスから
連続して読み出されるように前記ＦＩＦＯメモリデバイ
スへ入力され、それによって、前記第２クロック信号に
同期した一連のデータ値が生成される該フェーズロック
ループ回路と、前記メモリシステムからの前記読み取り動作の開始の直
後に続く選択可能な遅れ時間の後にのみ、前記ＦＩＦＯ
メモリデバイスから前記データ値が読み出されるのをイ
ネーブルする待ち時間制御回路とを含むことを特徴とす
る再同期化回路。
【請求項２】前記待ち時間制御回路が、更に、前記
選択可能な遅れ時間を格納するプログラム可能なレジス
タを含むことを特徴とする請求項１に記載の再同期化回
路。
【請求項３】前記ＦＩＦＯメモリデバイスが、更
に、出力リード線と入力リード線との間に並列に接続された
複数のラッチと、前記第１クロック信号を受信すると共に、それに応じ
て、前記データ値が前記ラッチに順次書き込まれるよう
に、前記ラッチに供給される複数の入力選択信号を生成
する入力シーケンサと、前記出力クロック信号を受信すると共に、それに応じ
て、前記データ値が前記ラッチから順次読み出されて前
記第２クロック信号に同期した一連の出力データ値が生
成されるように、前記ラッチに供給される複数の出力選
択信号を生成する出力シーケンサとを含むことを特徴と
する特徴とする請求項１に記載の再同期化回路。
【請求項４】当該再同期化回路をディスエーブルす
ることによって、前記再同期化回路がディスエーブルさ
れているとき、前記メモリシステムからの前記一連のデ
ータ値が、直接前記ＦＩＦＯメモリデバイスを介して非
同期式に伝達されるようにする手段を含んでいることを
特徴とする請求項１に記載の再同期化回路。
【請求項５】前記メモリシステムが、接続ピンのセ
ットを有する半導体デバイス上に配置され、更に、前記
メモリシステムが同じ接続ピンのセットを用いて同期式
と非同期式の両方でアクセスされることを特徴とする請
求項４に記載の再同期化回路。
【請求項６】一連のデータ値を再同期化する方法で
あって、メモリシステムからの一連のデータ値の読み込み動作を
開始させる読み込みコマンド信号を検出する過程と、前記読み込みコマンド信号に応じて読み込みイネーブル
信号を生成する過程と、前記読み込みイネーブル信号に応答して先入れ先出し
（ＦＩＦＯ）メモリデバイスに前記一連のデータ値を書
き込む過程であって、該書き込みは第１クロック信号に
応答して行われる該書き込み過程と、前記読み込みイネーブル信号に応答して選択可能な遅れ
を伴った出力イネーブル信号を生成する過程と、前記出力イネーブル信号を前記ＦＩＦＯメモリデバイス
へ伝達する過程と、前記出力イネーブル信号に応答して前記ＦＩＦＯメモリ
デバイスから前記一連のデータ値を読み出す過程であっ
て、前記読み出しは第２クロック信号に応答して行われ
る該読み出し過程とを含み、それによってＦＩＦＯメモリデバイスからの前記一連の
データ値を前記第２クロック信号と同期させることを特
徴とする再同期化方法。
【請求項７】更に、前記第２クロック信号をフェー
ズロックループ回路に入力する過程と、前記フェーズロックループ回路を用いて、前記第２クロ
ック信号に応答して該第２クロック信号に対して進んだ
出力クロック信号を生成する過程と、前記出力クロック信号によって前記ＦＩＦＯメモリから
の前記一連のデータ値の読み込み過程を制御する過程と
を含むことを特徴とする請求項６に記載の方法。
【請求項８】前記選択可能な遅れの持続時間を選択
する過程を更に含むことを特徴とする請求項６に記載の
方法。
【請求項９】前記選択可能な遅れが、前記メモリシ
ステムのアクセス待ち時間に等しいか、またはそれより
も大きいことを特徴とする請求項６に記載の方法。
【請求項１０】前記選択可能な遅れ時間が、前記Ｆ
ＩＦＯメモリデバイスからの読み出し動作がない場合
に、前記ＦＩＦＯメモリデバイスに書き込まれたデータ
値が次のデータ値によって上書きされる時間よりも短い
ことを特徴とする請求項６に記載の方法。
【請求項１１】データ値が、前記第２クロック信号
の各半サイクルの間に前記ＦＩＦＯメモリデバイスから
読み出されることを特徴とする請求項６に記載の方法。
【請求項１２】データ値が、前記第１クロック信号
の各半クロックサイクルの間に前記ＦＩＦＯメモリデバ
イスへと書き込まれることを特徴とする請求項６に記載
の方法。