JPH03227547A - 半導体装置 - Google Patents
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- JPH03227547A JPH03227547A JP2023896A JP2389690A JPH03227547A JP H03227547 A JPH03227547 A JP H03227547A JP 2023896 A JP2023896 A JP 2023896A JP 2389690 A JP2389690 A JP 2389690A JP H03227547 A JPH03227547 A JP H03227547A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 239000000523 sample Substances 0.000 claims abstract description 34
- 230000005540 biological transmission Effects 0.000 claims abstract description 32
- 238000000926 separation method Methods 0.000 claims description 14
- 230000002950 deficient Effects 0.000 abstract description 2
- 238000011156 evaluation Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 10
- 238000012937 correction Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 238000005259 measurement Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、特にマイクロ波・ミリ波
帯などの高い周波数帯域のMM I C,つまりマイク
ロ波モノリシック集積回路におけるオンウェハマイクロ
波評価のための構成に関するものである。
帯などの高い周波数帯域のMM I C,つまりマイク
ロ波モノリシック集積回路におけるオンウェハマイクロ
波評価のための構成に関するものである。
第6図は従来の半導体装置の平面構成を示す上面図、第
7図はその等価回路図、第8図はウェハ処理プロセスに
おける半導体装置を示す上面図であり、図において10
0は半導体ウェハで、該半導体ウェハ100の各チップ
領域10には、第1゜第2の回路(回路要素)2.3が
形成され、該両回路は伝送線路5により接続されている
。ここでは上記第1の回路2はローノイズ増幅器、第2
の回路3はハイパワー増幅器となっている。
7図はその等価回路図、第8図はウェハ処理プロセスに
おける半導体装置を示す上面図であり、図において10
0は半導体ウェハで、該半導体ウェハ100の各チップ
領域10には、第1゜第2の回路(回路要素)2.3が
形成され、該両回路は伝送線路5により接続されている
。ここでは上記第1の回路2はローノイズ増幅器、第2
の回路3はハイパワー増幅器となっている。
また該チップ領域10の一方の端部には、上記第1の回
路2と接続された入力側伝送線路5aが形成され、該伝
送線路5aの先端両側には、チップ裏面側の接地電極に
接続されたマイクロ波用の入力側RFプローブパッドl
aが配設されており、上記入力側伝送線路5aと入力側
バッド1aとにより入力側コプレーナ線路15aを構成
している。
路2と接続された入力側伝送線路5aが形成され、該伝
送線路5aの先端両側には、チップ裏面側の接地電極に
接続されたマイクロ波用の入力側RFプローブパッドl
aが配設されており、上記入力側伝送線路5aと入力側
バッド1aとにより入力側コプレーナ線路15aを構成
している。
また上記チップ領域10の他方の端部には、第2の回路
3に接続された出力側伝送線路5bと、該伝送線路5b
とともに出力側コプレーナ線路15bを形成するマイク
ロ波用出力側RFプローブパッド1bが配設されている
。
3に接続された出力側伝送線路5bと、該伝送線路5b
とともに出力側コプレーナ線路15bを形成するマイク
ロ波用出力側RFプローブパッド1bが配設されている
。
ここで、上記チップ領域10は、ウェハ処理完了後、ウ
ェハのダイシング処理によりチップに切り出され、個々
の半導体装置となる。
ェハのダイシング処理によりチップに切り出され、個々
の半導体装置となる。
このような半導体装置のオンウェハマイクロ波評価は以
下のように行う。
下のように行う。
すなわち上記入力側コプレーナ線路15a及び出力側コ
プレーナ線路15bに、それぞれ人、出力側RFプロー
ブ針50a、50bを接触させ、この状態で測定電流を
上記プローブ針を介して上記第1.第2の回路2.3に
供給し、該両回路2゜3全体としてのマイクロ波特性を
評価する。
プレーナ線路15bに、それぞれ人、出力側RFプロー
ブ針50a、50bを接触させ、この状態で測定電流を
上記プローブ針を介して上記第1.第2の回路2.3に
供給し、該両回路2゜3全体としてのマイクロ波特性を
評価する。
ところが、従来の半導体装置は以上のように構成されて
おり、測定電流の供給は、入力側及び出力側のコプレー
ナ線路15a、15bにRFプローブ針50a、50b
を接触させて行うため、そのオンウェハ評価では、第1
.第2の回路2,3全体としての特性が得られるにすぎ
ない。このため半導体装置の特性が悪い場合、第1.第
2の回路2.3のうちどちらに不具合があるのかの検出
が難しいという問題があった。
おり、測定電流の供給は、入力側及び出力側のコプレー
ナ線路15a、15bにRFプローブ針50a、50b
を接触させて行うため、そのオンウェハ評価では、第1
.第2の回路2,3全体としての特性が得られるにすぎ
ない。このため半導体装置の特性が悪い場合、第1.第
2の回路2.3のうちどちらに不具合があるのかの検出
が難しいという問題があった。
また、上記従来の半導体装置では回路要素は第1、第2
の回路2.3の2つであるが、さらに回路要素の多い大
規模集積回路素子では、不良解析がさらに困難となり深
刻な問題となっていた。
の回路2.3の2つであるが、さらに回路要素の多い大
規模集積回路素子では、不良解析がさらに困難となり深
刻な問題となっていた。
この発明は上記のような問題点を解消するためになされ
たもので、回路要素毎にオンウェハにてマイクロ波特性
を評価することができ、これによりどの回路要素に不具
合があるかを簡単に検出できる半導体装置を得ることを
目的とする。
たもので、回路要素毎にオンウェハにてマイクロ波特性
を評価することができ、これによりどの回路要素に不具
合があるかを簡単に検出できる半導体装置を得ることを
目的とする。
この発明に係る半導体装置は、回路要素相互間を接続す
る伝送線路を、その両側の回路要素同士を高周波的に分
離するための分離機構を有する構成とし、上記伝送線路
の、該分離部とその両側の回路要素との間の線路部分に
高周波プローブ針を接触するための補助プローブパッド
を配設したものである。
る伝送線路を、その両側の回路要素同士を高周波的に分
離するための分離機構を有する構成とし、上記伝送線路
の、該分離部とその両側の回路要素との間の線路部分に
高周波プローブ針を接触するための補助プローブパッド
を配設したものである。
この発明においては、回路要素相互間を接続する伝送線
路を、その両側の回路要素同士を高周波的に分離するた
めの分離機構を有する構成とし、上記伝送線路の、該分
離部とその両側の回路要素との間の線路部分に、高周波
プローブ針を接触するための補助プローブパッドを配設
したから、上記各回路要素を他の回路要素からマイクロ
波的に分離することが可能となる。また各回路要素両側
にスロット線路やコプレーナ線路が形成されることとな
り、表面からのブロービングが可能となる。
路を、その両側の回路要素同士を高周波的に分離するた
めの分離機構を有する構成とし、上記伝送線路の、該分
離部とその両側の回路要素との間の線路部分に、高周波
プローブ針を接触するための補助プローブパッドを配設
したから、上記各回路要素を他の回路要素からマイクロ
波的に分離することが可能となる。また各回路要素両側
にスロット線路やコプレーナ線路が形成されることとな
り、表面からのブロービングが可能となる。
これにより各回路要素をオンウェハにて別々に測定でき
、半導体装置の不良解析を容易に行うことができる。
、半導体装置の不良解析を容易に行うことができる。
以下、この発明の実施例を図について説明する。
第1図及び第2図は本発明の第1の実施例による半導体
装置を説明するための図であり、第1図は半導体装置の
平面構造を示す上面図、第、2図はその等価回路図であ
る0図において、第6図及び第7図と同一符号は同一ま
たは相当部分を示す。
装置を説明するための図であり、第1図は半導体装置の
平面構造を示す上面図、第、2図はその等価回路図であ
る0図において、第6図及び第7図と同一符号は同一ま
たは相当部分を示す。
20及び30はウェハの各チップ領域に形成され、半導
体装置を構成する第1.第2の回路(回路要素)であり
、それぞれローノイズ増幅器、ハイパワー増幅器となっ
ている。vj回路20の入力側及び回路30の出力側に
は、従来装置と同様それぞれコプレーナ線路15a、1
5bが形成されている。またここでは、上記各回路20
.30はそれぞれその増幅器の特性を補正する特性補正
回路21.31を有している。
体装置を構成する第1.第2の回路(回路要素)であり
、それぞれローノイズ増幅器、ハイパワー増幅器となっ
ている。vj回路20の入力側及び回路30の出力側に
は、従来装置と同様それぞれコプレーナ線路15a、1
5bが形成されている。またここでは、上記各回路20
.30はそれぞれその増幅器の特性を補正する特性補正
回路21.31を有している。
そして上記第1.第2の回路20.30を接続する伝送
線路5には、該両回路をマイクロ波的に切離及び接続可
能なスイッチ回路(分離部)4が配設されており、該ス
イッチ回路4は外部から電圧又は電流を印加することに
より、オン・オフ可能な構成となっている。
線路5には、該両回路をマイクロ波的に切離及び接続可
能なスイッチ回路(分離部)4が配設されており、該ス
イッチ回路4は外部から電圧又は電流を印加することに
より、オン・オフ可能な構成となっている。
またこのスイッチ回路4及び第1の回路20間の伝送線
路5cの両側には、RFプローブ針5゜bを接触するた
めの補助プローブパッドllaが配設されており、これ
により補助コプレーナ線路16aが形成されている。同
様に上記スイッチ回路4及び第2の回路30間の伝送線
路5d両側には、補助プローブパッドllbが配設され
、補助コプレーナ線路16bが形成されている。
路5cの両側には、RFプローブ針5゜bを接触するた
めの補助プローブパッドllaが配設されており、これ
により補助コプレーナ線路16aが形成されている。同
様に上記スイッチ回路4及び第2の回路30間の伝送線
路5d両側には、補助プローブパッドllbが配設され
、補助コプレーナ線路16bが形成されている。
ここで上記スイッチ回路4の具体的な構成としては、第
5図(a)に示すように、FET8に並列にインダクタ
7を接続したものがある。この回路構成では、FET8
のソース〜ドレイン間容量とインダクタ7とが所望の周
波数で共振するように設計することにより、スイッチの
オフ状態を実現でき、上記FET8のゲート電圧を変化
さセることニヨリ、ドレイン−ソース間容量を変化させ
てスイッチのオフ状態を実現できる。
5図(a)に示すように、FET8に並列にインダクタ
7を接続したものがある。この回路構成では、FET8
のソース〜ドレイン間容量とインダクタ7とが所望の周
波数で共振するように設計することにより、スイッチの
オフ状態を実現でき、上記FET8のゲート電圧を変化
さセることニヨリ、ドレイン−ソース間容量を変化させ
てスイッチのオフ状態を実現できる。
また上記補正回路21.31としては、第5図(b)に
示すようなデュアルゲートのFET60と電圧調整用抵
抗器70とからなる可変利得アンプがある。該FET6
0はメインゲート電極61aの他に、コントロールゲー
ト電極61bを有しており、該電極61bには上記電圧
調整用抵抗器70が接続されている。該抵抗器70は並
列接続の抵抗体71から構成されており、該抵抗体71
をレーザ等で切断することにより抵抗値を変えることが
できるようになっている。そして上記回路20゜30の
特性の補正は、上記抵抗体71を適当に切断して上記電
極61bの電圧を変化させ、上記FET60の閾値を調
整することにより行うことができる。
示すようなデュアルゲートのFET60と電圧調整用抵
抗器70とからなる可変利得アンプがある。該FET6
0はメインゲート電極61aの他に、コントロールゲー
ト電極61bを有しており、該電極61bには上記電圧
調整用抵抗器70が接続されている。該抵抗器70は並
列接続の抵抗体71から構成されており、該抵抗体71
をレーザ等で切断することにより抵抗値を変えることが
できるようになっている。そして上記回路20゜30の
特性の補正は、上記抵抗体71を適当に切断して上記電
極61bの電圧を変化させ、上記FET60の閾値を調
整することにより行うことができる。
次に作用効果について説明する。
本実施例の半導体装置のオンウェハ評価は以下のように
行う。
行う。
すなわち、まず第1の回路20の評価を行う場合、該回
路20の入力側コプレーナ線路15aに入力側RFプロ
ーブ針50aを、その出力側の補助コプレーナ線路16
aに出力側プローブ針50bを当てる。そして上記スイ
ッチ回路4のFET8にゲート電圧を印加して、該スイ
ッチ回路4をオフ状態にする。これにより回路2oと回
路3゜とはマイクロ波的に切り離される。この状態で測
定電流を上記プローブ針から上記回路2oに供給して、
該回路単独のオンウェハ評価を行う。また上記第2の回
路30のオンウェハ評価も上記回路20の評価と同様に
行う。
路20の入力側コプレーナ線路15aに入力側RFプロ
ーブ針50aを、その出力側の補助コプレーナ線路16
aに出力側プローブ針50bを当てる。そして上記スイ
ッチ回路4のFET8にゲート電圧を印加して、該スイ
ッチ回路4をオフ状態にする。これにより回路2oと回
路3゜とはマイクロ波的に切り離される。この状態で測
定電流を上記プローブ針から上記回路2oに供給して、
該回路単独のオンウェハ評価を行う。また上記第2の回
路30のオンウェハ評価も上記回路20の評価と同様に
行う。
上記評価の結果、例えば第1の回路2oに特性のバラツ
キがある場合、上記補正回路21の抵抗器70の抵抗値
を調整して上記回路2oの特性を補正する。
キがある場合、上記補正回路21の抵抗器70の抵抗値
を調整して上記回路2oの特性を補正する。
そして上記特性の評価及び補正を完了した後は、上記F
ET8へのゲート電圧印加を解除して上記スイッチ回路
4をオン状態に戻す。これにより上記回路20.30が
接続状態となり半導体装置は本来の機能をする状態にな
る。
ET8へのゲート電圧印加を解除して上記スイッチ回路
4をオン状態に戻す。これにより上記回路20.30が
接続状態となり半導体装置は本来の機能をする状態にな
る。
このように本実施例では、入力側の第1の回路20と出
力側の第2の回路3oとを接続する信号伝送線路5に、
該両回路をマイクロ波的に切離及び接続するスイッチ回
B4を設け、該スイッチ回路4と第1.第2の回路20
.30との間にそれぞれ補助プローブパッドlla、l
lbを配設したので、上記各回路を他の回路とマイクロ
波的に分離することが可能となり、また各回路両側にコ
プレーナ線路16a、16bが形成されることとなり、
表面からのブロービングが可能となる。これにより各回
路20.30をオンウェハにて別々に測定でき、半導体
装置の不良解析を容易に行うことができる。
力側の第2の回路3oとを接続する信号伝送線路5に、
該両回路をマイクロ波的に切離及び接続するスイッチ回
B4を設け、該スイッチ回路4と第1.第2の回路20
.30との間にそれぞれ補助プローブパッドlla、l
lbを配設したので、上記各回路を他の回路とマイクロ
波的に分離することが可能となり、また各回路両側にコ
プレーナ線路16a、16bが形成されることとなり、
表面からのブロービングが可能となる。これにより各回
路20.30をオンウェハにて別々に測定でき、半導体
装置の不良解析を容易に行うことができる。
また上記第1.第2の回路20.30を、その特性を補
正するための補正回路21.31を有する構成としたの
で、特性のバラツキを該補正回路21.31により修正
することができ、半導体装置の歩留りを向上することが
できる。
正するための補正回路21.31を有する構成としたの
で、特性のバラツキを該補正回路21.31により修正
することができ、半導体装置の歩留りを向上することが
できる。
なお、上記実施例では、回路要素が2つの場合について
説明したが、これは3つ以上であってもよい。
説明したが、これは3つ以上であってもよい。
第3図は本発明の第2の実施例として、3つの回路要素
を有する半導体装置の平面構造を示す上面図、第4図は
その等価回路図である。図において第1図、第2図と同
一符号は同一または相当部分を示し、ここでは上記半導
体装置はレーダの入出カモジュールとなっている。
を有する半導体装置の平面構造を示す上面図、第4図は
その等価回路図である。図において第1図、第2図と同
一符号は同一または相当部分を示し、ここでは上記半導
体装置はレーダの入出カモジュールとなっている。
すなわち20,30.40はそれぞれ上記モジュールを
構成する第1〜第3の回路で、第1の回路20は移相器
、第2の回路30はローノイズ増幅器、第3の回路40
はハイパワー増幅器となっており、上記第2.第3の回
路30.40はその特性を補正する補正回路31.41
を有している5そして上記回路20.30間、及び回路
20゜40間には、それぞれ回路相互間をマイクロ波的
に切離及び接続する信号切換用の第1.第2のスイッチ
回路4a、4bが配設されている。これらのスイッチ回
路4a、4bは上記スイッチ回路4と同様、FET8と
インダクタ7とから構成されている。
構成する第1〜第3の回路で、第1の回路20は移相器
、第2の回路30はローノイズ増幅器、第3の回路40
はハイパワー増幅器となっており、上記第2.第3の回
路30.40はその特性を補正する補正回路31.41
を有している5そして上記回路20.30間、及び回路
20゜40間には、それぞれ回路相互間をマイクロ波的
に切離及び接続する信号切換用の第1.第2のスイッチ
回路4a、4bが配設されている。これらのスイッチ回
路4a、4bは上記スイッチ回路4と同様、FET8と
インダクタ7とから構成されている。
また上記スイッチ回路4aと回路20とを接続する伝送
線路25の両側には補助プローブパッド11aが配設さ
れており、該パッドllaは高周波的に接地されて、上
記伝送線路25とともにコプレーナ線路16aを形成し
ている。また上記回路30とスイッチ回路4aとの間、
及び回路要素40とスイッチ回路4bとの間にも補助プ
ローブパッドllb、llcが配設されており、それぞ
れ信号伝送線路35及び45ととにも補助コプレーナ線
路16b、16cを形成している。なお上記各回路40
のチップ周辺側には伝送線路5C及び入出カブロープパ
ッド1cが形成されており、入出力コプレーナ線路15
cが構成されている。
線路25の両側には補助プローブパッド11aが配設さ
れており、該パッドllaは高周波的に接地されて、上
記伝送線路25とともにコプレーナ線路16aを形成し
ている。また上記回路30とスイッチ回路4aとの間、
及び回路要素40とスイッチ回路4bとの間にも補助プ
ローブパッドllb、llcが配設されており、それぞ
れ信号伝送線路35及び45ととにも補助コプレーナ線
路16b、16cを形成している。なお上記各回路40
のチップ周辺側には伝送線路5C及び入出カブロープパ
ッド1cが形成されており、入出力コプレーナ線路15
cが構成されている。
次に作用効果について説明する。
このような構成の第2の実施例装置の基本的な動作は、
第1の回路で移相器)20前段の信号処理部からの信号
をスイッチ回路4a、4bにより第3の回路(ハイパワ
ー増幅器)側に入力し、その増幅出力をアンテナへ供給
する一方、アンテナからの受信信号を上記スイッチ回路
4a及び移相器20を通して信号処理部に導くものであ
る。
第1の回路で移相器)20前段の信号処理部からの信号
をスイッチ回路4a、4bにより第3の回路(ハイパワ
ー増幅器)側に入力し、その増幅出力をアンテナへ供給
する一方、アンテナからの受信信号を上記スイッチ回路
4a及び移相器20を通して信号処理部に導くものであ
る。
またこの実施例装置のオンウェハ評価も上記第1の実施
例と同様に行うことができる。
例と同様に行うことができる。
すなわち、ローノイズ増幅器としての第2の回路30の
オンウェハ評価を行う場合、該回路3゜の補助コプレー
ナ線路16bにRFプローブ針50aを、またその入出
力コプレーナ線路15bにRFプローブ針50bを当て
、上記スイッチ回路4aのFET8にゲート電圧を供給
してこれをオフする。これにより上記回路3oは他の回
路20゜40とマイクロ波的に分離される。この状態で
測定電流を上記回路30に供給してそのオンウェハ評価
を行う。また上記ハイパワー増幅器としての第3の回路
40についても、スイッチ回路4bをオフし、この状態
で上記入出力コプレーナ線路15C及び補助コプレーナ
線路16cにてブーロビングを行うことにより、オンウ
ェハ評価を行う。
オンウェハ評価を行う場合、該回路3゜の補助コプレー
ナ線路16bにRFプローブ針50aを、またその入出
力コプレーナ線路15bにRFプローブ針50bを当て
、上記スイッチ回路4aのFET8にゲート電圧を供給
してこれをオフする。これにより上記回路3oは他の回
路20゜40とマイクロ波的に分離される。この状態で
測定電流を上記回路30に供給してそのオンウェハ評価
を行う。また上記ハイパワー増幅器としての第3の回路
40についても、スイッチ回路4bをオフし、この状態
で上記入出力コプレーナ線路15C及び補助コプレーナ
線路16cにてブーロビングを行うことにより、オンウ
ェハ評価を行う。
この評価の結果、上記各回路30.40の特性にバラツ
キがある場合、その補正回路31.41により特性を調
整して、半導体装置の特性を修正する。
キがある場合、その補正回路31.41により特性を調
整して、半導体装置の特性を修正する。
このように第2の実施例では、上記第1の実施例の効果
に加えて、装置本来の動作に必要な信号切換用のスイッ
チ回路を、オンウェハ測定に必要なスイッチ回路と兼用
しているため、素子の利用効率が高いという効果がある
。
に加えて、装置本来の動作に必要な信号切換用のスイッ
チ回路を、オンウェハ測定に必要なスイッチ回路と兼用
しているため、素子の利用効率が高いという効果がある
。
なお、上記第1.第2の実施例では、伝送線路の分離部
としてスイッチ回路を用いた場合を示したが、これは、
伝送線路の分離部をレーザ等により切断可能な構造とし
、レーザトリミングにより該伝送線路両側の回路をマイ
クロ波的に分離するようにしてもよい。
としてスイッチ回路を用いた場合を示したが、これは、
伝送線路の分離部をレーザ等により切断可能な構造とし
、レーザトリミングにより該伝送線路両側の回路をマイ
クロ波的に分離するようにしてもよい。
また、上記各実施例では、入出力及び補助コプレーナ線
路とRFプローブ針との特性インピーダンスの整合につ
いては考慮していないが、これらのインピーダンスを同
一にすることにより、RFプローブ針を接触させている
時に、不要なマイクロ波の反射が生じなくなり、正確な
マイクロ波評価が可能となる。ここで上記インピーダン
スの整合は伝送線路の幅を調整することにより行うこと
ができる。
路とRFプローブ針との特性インピーダンスの整合につ
いては考慮していないが、これらのインピーダンスを同
一にすることにより、RFプローブ針を接触させている
時に、不要なマイクロ波の反射が生じなくなり、正確な
マイクロ波評価が可能となる。ここで上記インピーダン
スの整合は伝送線路の幅を調整することにより行うこと
ができる。
さらに、上記各実施例では、RFプローブ針との接触部
の線路を、信号線路の両側に接地パッドを配置したコプ
レーナ線路としたが、線路形式はこれに限るものではな
く、例えば信号線路の片側に1つの接地パッドを配置し
たスロット線路であってもよい。
の線路を、信号線路の両側に接地パッドを配置したコプ
レーナ線路としたが、線路形式はこれに限るものではな
く、例えば信号線路の片側に1つの接地パッドを配置し
たスロット線路であってもよい。
以上のように、この発明に係る半導体装置によれば、回
路要素相互間を接続する伝送線路を、その両側の回路要
素同士を高周波的に分離する分離部を有する構成とし、
上記伝送線路の、該分離部とその両側の回路要素との間
の線路部分に、高周波プローブ針を接触するための補助
プローブパッドを配設したので、上記各回路要素を他の
回路要素からマイクロ波的に分離することが可能となり
、また各回路要素′両側にスロットル線路やコプレーナ
線路が形成されることとなり、表面からのブロービング
が可能となる。この結果半導体装置内の各回路要素のマ
イクロ波特性を別々に評価でき、半導体装置の不良解析
を容易に行うことができる効果がある。
路要素相互間を接続する伝送線路を、その両側の回路要
素同士を高周波的に分離する分離部を有する構成とし、
上記伝送線路の、該分離部とその両側の回路要素との間
の線路部分に、高周波プローブ針を接触するための補助
プローブパッドを配設したので、上記各回路要素を他の
回路要素からマイクロ波的に分離することが可能となり
、また各回路要素′両側にスロットル線路やコプレーナ
線路が形成されることとなり、表面からのブロービング
が可能となる。この結果半導体装置内の各回路要素のマ
イクロ波特性を別々に評価でき、半導体装置の不良解析
を容易に行うことができる効果がある。
第1図はこの発明の第1の実施例による半導体装置の平
面構造を示す上面図、第2図は第1図の半導体装置の等
価回路図、第3図は本発明の第2の実施例による半導体
装置の平面構造を示す上面図、第4図は第3図の半導体
装置の等価回路図、第5図(a)は上記本実施例装置に
用いるスイッチ回路の一例を示す等価回路図、第5図(
b)は本実施例装置の回路要素に搭載した特性補正回路
の構成を説明するための図、第6図は従来の半導体装置
の平面構造を示す上面図、第7図は第6図の半導体装置
の等価回路図、第8図はウェハ処理プロセスにおける従
来の半導体装置を示す図である。 Ia、lb、lc・・・入出カブロープパッド、4・・
・スイッチ回路(分離部)、4a、4b・・・第1゜第
2のスイッチ回路(分離部)、5.5a、5b。 5c、25.35.45・・・伝送線路、7・・・イン
ダクタ、8・・・FET、10・・・チップ領域、11
と。 11b、IIC・・・補助プローブパッド、15a。 15b、15cm人出力コプレーナ線路、16a。 16b、16c・−補助コプレーナ線路、20,30゜
40・・・第1.第2.第3の回路(回路要素)、50
t50b・・・人、出力RFプローブ針、100・・・
半導体ウェハ。 なお図中同一符号は同−又は相当部分を示す。
面構造を示す上面図、第2図は第1図の半導体装置の等
価回路図、第3図は本発明の第2の実施例による半導体
装置の平面構造を示す上面図、第4図は第3図の半導体
装置の等価回路図、第5図(a)は上記本実施例装置に
用いるスイッチ回路の一例を示す等価回路図、第5図(
b)は本実施例装置の回路要素に搭載した特性補正回路
の構成を説明するための図、第6図は従来の半導体装置
の平面構造を示す上面図、第7図は第6図の半導体装置
の等価回路図、第8図はウェハ処理プロセスにおける従
来の半導体装置を示す図である。 Ia、lb、lc・・・入出カブロープパッド、4・・
・スイッチ回路(分離部)、4a、4b・・・第1゜第
2のスイッチ回路(分離部)、5.5a、5b。 5c、25.35.45・・・伝送線路、7・・・イン
ダクタ、8・・・FET、10・・・チップ領域、11
と。 11b、IIC・・・補助プローブパッド、15a。 15b、15cm人出力コプレーナ線路、16a。 16b、16c・−補助コプレーナ線路、20,30゜
40・・・第1.第2.第3の回路(回路要素)、50
t50b・・・人、出力RFプローブ針、100・・・
半導体ウェハ。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- (1)半導体ウェハの各チップ領域内に複数の回路要素
を形成し、伝送線路を形成して該回路要素相互間を接続
するとともに、該各チップ領域の両側端部に、高周波プ
ローブ針を接触するための入、出力プローブパッドを形
成し、上記各チップ領域部分をチップ状に切り出してな
る半導体装置において、 上記回路要素相互間を接続する伝送線路を、その両側の
回路要素同士を高周波的に分離するための分離機構を有
する構成とし、 上記伝送線路の、該分離部とその両側の回路要素との間
の線路部分に高周波プローブ針を接触するための補助プ
ローブパッドを配設したことを特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2023896A JPH03227547A (ja) | 1990-02-01 | 1990-02-01 | 半導体装置 |
GB9015827A GB2241824B (en) | 1990-02-01 | 1990-07-18 | A semiconductor device |
US07/554,857 US5077596A (en) | 1990-02-01 | 1990-07-20 | Semiconductor device |
FR9101165A FR2657725B1 (fr) | 1990-02-01 | 1991-02-01 | Dispositif a semiconducteurs comportant des elements de circuits relies par une ligne de transmission. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2023896A JPH03227547A (ja) | 1990-02-01 | 1990-02-01 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03227547A true JPH03227547A (ja) | 1991-10-08 |
Family
ID=12123220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023896A Pending JPH03227547A (ja) | 1990-02-01 | 1990-02-01 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5077596A (ja) |
JP (1) | JPH03227547A (ja) |
FR (1) | FR2657725B1 (ja) |
GB (1) | GB2241824B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5831467A (en) * | 1991-11-05 | 1998-11-03 | Monolithic System Technology, Inc. | Termination circuit with power-down mode for use in circuit module architecture |
DE69226150T2 (de) * | 1991-11-05 | 1999-02-18 | Hsu Fu Chieh | Redundanzarchitektur für Schaltungsmodul |
US5576554A (en) * | 1991-11-05 | 1996-11-19 | Monolithic System Technology, Inc. | Wafer-scale integrated circuit interconnect structure architecture |
US5498990A (en) * | 1991-11-05 | 1996-03-12 | Monolithic System Technology, Inc. | Reduced CMOS-swing clamping circuit for bus lines |
EP0654168B1 (en) | 1992-08-10 | 2001-10-31 | Monolithic System Technology, Inc. | Fault-tolerant hierarchical bus system |
US5655113A (en) * | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
JP5182859B2 (ja) * | 2007-01-29 | 2013-04-17 | 株式会社ステップテクニカ | 評価装置及び評価システム |
US9846192B2 (en) * | 2015-02-25 | 2017-12-19 | Nxp B.V. | Switched probe contact |
DE102020107228A1 (de) * | 2020-03-17 | 2021-09-23 | HELLA GmbH & Co. KGaA | Antennenanordnung mit einer Leiterplatte und wenigstens einer darauf angeordneten Antenne |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3382183D1 (de) * | 1982-12-23 | 1991-04-04 | Sumitomo Electric Industries | Monolithische integrierte mikrowellenschaltung und verfahren zum auswaehlen derselben. |
JPS61265829A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体集積回路 |
US4819038A (en) * | 1986-12-22 | 1989-04-04 | Ibm Corporation | TFT array for liquid crystal displays allowing in-process testing |
US4853628A (en) * | 1987-09-10 | 1989-08-01 | Gazelle Microcircuits, Inc. | Apparatus for measuring circuit parameters of a packaged semiconductor device |
-
1990
- 1990-02-01 JP JP2023896A patent/JPH03227547A/ja active Pending
- 1990-07-18 GB GB9015827A patent/GB2241824B/en not_active Expired - Fee Related
- 1990-07-20 US US07/554,857 patent/US5077596A/en not_active Expired - Fee Related
-
1991
- 1991-02-01 FR FR9101165A patent/FR2657725B1/fr not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
FR2657725B1 (fr) | 1993-06-18 |
GB2241824B (en) | 1993-06-09 |
US5077596A (en) | 1991-12-31 |
GB9015827D0 (en) | 1990-09-05 |
GB2241824A (en) | 1991-09-11 |
FR2657725A1 (fr) | 1991-08-02 |
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