JP4129697B2 - フリップ取り付けされた素子のマトリックスを有する回路構造 - Google Patents

フリップ取り付けされた素子のマトリックスを有する回路構造 Download PDF

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Description

発明の背景
技術分野
本発明は、ベース基板にフリップ取り付けされた（flip mounted）集積回路を有し、その集積回路にメタライゼーションが結合されている回路構造に関する。本発明は、特に、複数の素子を有し、それらの素子が基板上のメタライゼーションによって相互に結合されている集積回路に関する。
背景技術
GaAs集積回路は割合に高価であるので、マイクロ波回路及びミリメートル（mm）波回路をハイブリッド回路として作るのが一般的である。GaAsを使用する必要のある能動素子はGaAsチップ上に作られ、該チップは、シリコン、Al2O3，BeO、及びAlNなどの割合に安価な基板を有する母板に取り付けられる。
複数の能動素子を有する在来の回路は、その能動素子の各々について別々の集積回路又はチップを作ることによって組み立て製造されている。回路メタライゼーション及び受動的素子は母板上に印刷され、各チップは母板上の割り当てられた位置に取り付けられる。チップ上の集積回路は、例えば単一のＦＥＴなどは、非常に小さいことがある。集積回路は、例えば増幅器により与えられるような、全体としての機能を得るためにいろいろな素子が組み込まれて、もっと複雑になることもある。
複雑な回路では、多数のその様なチップを作って取り付けることが必要になることがある。その結果として小さなチップを個別に取り扱うことが必要になり、それも製造コストを幾分増大させがちである。チップが複雑な回路を持っている場合には、単純なチップよりも大きなGaAs基板が必要になるので、製造コストがかさむことになり、ハイブリッド回路構造の長所が充分に生かされないことになる。
従って、ハイブリッド回路製造方法と、マイクロ波及びmm波の回路に使用される場合に使われるGaAs基板のサイズを最小限とするとともに簡単に製造することができて、従って低コストで効率よく製造することのできるハイブリッド回路構造が必要である。
発明の開示
これらの特徴は、本発明において改良されたハイブリッド回路及びそれを製造する方法によって与えられる。複数の電気素子を有するチップが作成され、その各電気素子は、制御端子及び２つの電流伝導端子を有する少なくとも１つの能動素子を有し、該制御端子に付随する第１チップ端子と一方の電流伝導端子に付随する第２チップ端子とを含む少なくとも２つのチップ端子が各能動素子に付随している。全体としてのハイブリッド回路の部分回路と称される回路がベース基板上に製作され、この回路は、各チップ端子に対応するベース端子と、それらのベース端子同士を結合させる相互接続部とを有する。該チップは該部分回路にフリップ取り付けされ、該電気素子同士が電気的に結合されるように各チップ端子は関連するベース端子に取り付けられる。
該チップは素子の大きなアレイを包含するウェーハから好ましく切り取られる。該チップは隣り合う素子の小さなアレイから成り、それらの素子同士は同一であったり異なっていたりする。部分回路の端子は、チップ端子同士を相互に結合させるために、対応するアレイをなすように配置される。
本発明は、その１つの好ましい形において、多機能（多様な機能）動作及び重複単機能（１機能の重複）動作を目的として複数の本質的に同一の能動素子を接続する手段を提供する。それらの素子はチップに取り付けられ、そのチップは受動的素子を有する母板回路にフリップ取り付けされる。それらの受動的素子がチップ上にあるならば、高価な能動的媒体のサイズが増大して全体としてのコストが大幅に増えることになる。その原因は、能動的領域が受動的領域より通常遙かに小さいことにある。
好ましくは単一の能動素子マトリックス・チップを使用する、複数の同一の又はいろいろな能動素子を使用する例えば増幅器、発振器、検出器、ミキサーなどの多様な回路を製造するために本発明を利用することができる。
具体的な例として、本発明に従って作られるプッシュプル型電力ＲＦ増幅器は、それぞれ制御端子（ゲート）及び電流伝導端子（ドレーン及びソース）を有する電界効果トランジスタ（ＦＥＴ）等の能動素子の第１対を有する。その各能動素子の電流伝導端子の１つは回路又は仮想グランド等の基準電位に結合される。変圧器又はバルーン（平衡不平衡変成器）等の入力電磁結合器は、前記の能動素子の第１対のうちの第１能動素子の入力端子と制御端子との間に電気的に結合される入力一次導体を有する。入力二次導体は、この入力一次導体に電磁的に結合されるとともに、能動素子の前記第１対のうちの第２能動素子の制御端子と入力基準電位との間に電気的に結合される。
出力電磁結合器は、該第１能動素子の他方の電流伝導端子と出力端子との間に電気的に結合される一次導体を有する。出力二次導体は、該出力一次導体に電磁的に結合されるとともに、該第２能動素子の他方の電流伝導端子と該出力一次導体の基準電位との間に電気的に結合される。
その結果として、出力端子における信号は、能動素子の対により伝導される信号の組み合わせである。変圧器又はバルーンが形成されている基板上の対応する端子にフリップ取り付けされた該能動素子に接続される別々の端子を有する単一のチップの上に能動素子の対を形成することができる。該入力変圧器又はバルーン及び出力変圧器又はバルーンも該基板上にスロットライン又は共平面導波路として形成することができる。そのスロットラインはＵ形状であり、その第１部分は第２部分に隣接して延在し、該第１部分は該第２部分に沿って伝送される信号への電磁的結合を与える。この第１及び第２の部分は、そのＵ形状のスロットラインの中に延び込む半島状の導体により画定される。該チップは、一方の能動素子の制御端子がその半島状導体にフリップ取り付けされるように該基板に取り付けられる。１実施例では、Ｕ形状スロットの端末部に円形の穴を設けることによってスロットラインが共平面導波路に変換される。それらの穴は、開回路として機能することにより、Ｕ形状のスロットに延び込む終端開放導体脚として形成される信号導体によって入力信号が伝送されることを可能にする。
従って、本発明は簡単且つ経済的に製造することのできる回路を提供するものであるということが明らかである。本発明のこれらの特徴及び利点並びにその他の特徴及び利点は、以下の詳しい解説において説明されていて添付図面に図解されている好ましい実施例から明らかとなる。
【図面の簡単な説明】
図１は、本発明の回路を造るために使用されるＦＥＴのアレイを有するウェーハの一部分の略平面図である。
図２は、図１のアレイからの一組のＦＥＴを使って本発明に従って作ることのできるプッシュプル型増幅回路の回路図である。
図３は、ＦＥＴの拡張されたアレイを有するチップを使う、直列に接続された多数の図２の回路の回路図である。
図４は、図３の回路に使用することのできるチップの略平面図である。
図５は、マイクロストリップ・ライン導体を使用する図３の回路の第１実施例の平面図である。
図６は、本発明の第２実施例に使用することのできるプッシュプル型増幅器の簡単な回路図である。
図７は、スロットラインを使用する図３の回路の第２実施例の平面図である。
図８は、図７の実施例のためのチップとして使用できるＦＥＴアレイの配置を示す平面図である。
図９は、共平面導波路を使用する図３の回路の第３実施例の平面図である。
図１０は、図９の回路におけるチップのＦＥＴ配置を示す拡大図である。
図１１は、スロットラインから複式共平面導波路への変換を有する図３の回路の第４実施例を示す平面図である。
発明の最良の実施態様
本発明は、一面において、母板に形成された部分回路に別々に接続された複数の能動素子を有する単一のチップを使用することを特徴としている。始めに図１を参照すると、ＦＥＴ１２として図示されている能動素子のアレイ１０は、在来の技術によってウェーハ１４上に形成される。能動素子という用語は、トランジスタ等の個々の素子、又は増幅器等の、それに関連する集積回路を指す。
線１６及び１８等の垂直及び水平の破線は、１組以上のＦＥＴを隣のＦＥＴから分けるための潜在的ノコギリ又はスクライブ・ストリート（potential saw or scribe streets）を示している。各ＦＥＴは、ゲート２０即ち制御端子と、ソース２２とドレーン２４とを持っている。ソース及びドレーンは電流伝導端子とも称される。各ゲート、ソース及びドレーンは、それぞれの端子２６，２８及び３０等の、少なくとも１つの接続端子に接続されている。
ウェーハ１４を大量に製造することにより、各能動素子を割合に安価にすることができる。次に、接続端子の位置が母板上の接続端子の位置に対応する能動素子を有するチップが得られるように、選択されたウェーハを選択された切断パターンを使って分割することによって能動素子のアレイに分割することができる。ウェーハ切断パターンを変更することにより、いろいろな回路を形成するために能動素子のいろいろなアレイを使用することができる。この方式の１つのアプリケーションでは、チップ上の能動素子は相互に接続されない。しかし、他のアプリケーションでは、各能動素子のための別々の接続端子も持ちながら相互接続もある。この後者の特徴の例が後述する図９及び１０に示されており、その例では、ソース又はドレーン等の、隣り合う同様の端子が相互に接続される。
図１は本発明の単純な形を示していて、そのウェーハ上の全ての素子が同一である。種々の素子を使いたいときには、繰り返し形態又はパターンをなす種々の素子の集団を持つウェーを作る。
多数の素子から成る個々のアレイを使用することのできる１つのアプリケーションは、大電流伝導又は大出力用の大きなトランジスタのゲートアレイの製造である。マイクロ波及びmm波のアプリケーションでは、これは、しばしば、ウィルキンソン・コンバイナ（Wilkinson combiners）等によってＦＥＴを接続してインピーダンス変換を行うとともに多数の端子接続を結合させることによって得られる。
図２に示されている回路３２等のプッシュプル型の増幅回路を使って同様の結果を達成することができる。この回路は、特にインピーダンス変換に関しては在来の、多数のＦＥＴを並列接続した電力増幅器に比べて、固有の長所を提供するものであり、図１を参照して説明した能動素子アレイ・チップを使ってこの回路を作ることができる。回路３２は、入力端子３３と、第１入力結合素子３５及びこの第１素子３５に電磁的に結合される第２入力結合素子３６により形成される入力電磁結合３４とを含んでいる。
破線で示されているチップ３８は、第１及び第２のＦＥＴ３９及び４０を含んでいる。素子３５は、入力端子を第１ＦＥＴのゲートに結合させる。素子３６は、第２ＦＥＴのゲートを、グランド等の共通電位に結合させる。
ＦＥＴ３９のドレーンは、出力電磁結合４５の一部分を形成する第１出力結合素子４４によって出力端子４２に結合されている。素子４４と電磁的に結合される第２出力結合素子４６は、ＦＥＴ４０のドレーンをグランドに結合させている。
入力及び出力における電磁結合を通して信号は分割されて２個のＦＥＴによって増幅される。インピーダンス変換のために図３に示されているように直列／並列プッシュプル型構成にこの構造を使用することができる。この図は、セクション５２及び５４などの複数の直列（プッシュプル）セクションを有する電力増幅器５０を図示している。各セクション５２及び５４は２つの回路部分５６及び５８を含んでおり、これらの回路部分は、グランドに接続されるのではなくて接続６０及び６２で示されているように互いに接続されている点を除いて、図２の回路３２と同等である。その結果として接続点に仮想グランドが生じる。
例えばウィルキンソン・ディバイダーを使うなどして、入力信号を各回路セクションための信号に分割して出力信号を再結合することにより、相当の電力結合を達成できる。個々のＦＥＴで、或いは信号の分割又は再結合の前又は後で、インピーダンスの整合をとることができる。
ＦＥＴをＦＥＴの直線形アレイ６４をなすように並べることができ、そのアレイを図１を参照して説明したように作られた単一のチップ６６で形成することができる。チップ６６の代表的なＦＥＴ又はバイポーラ・トランジスタの具体図が図４に示されている。この場合、トランジスタは、トランジスタ対Ｑ１及びＱ２，Ｑ３及びＱ４等の反復として図示されている。各トランジスタ対は、図３に示されている回路部分の第１及び第２のＦＥＴに対応する。図１を参照して説明したように、ＦＥＴＱ１等の各ＦＥＴは、ゲート６８，ゲート端子６９，ソース７０，ソース端子７１，ドレーン７２，及びドレーン端子７３を有する。これらのトランジスタ対の構造は、それらの機能に応じて、異なっていても良い。
電力増幅器５０の第１実施例が図５に増幅器７４として示されている。チップ７５は、ＦＥＴ７６，７７，７８及び７９を含む８個のＦＥＴを有する。増幅器７４は、同様の直列プッシュプル型回路セクション８０及び８１を含んでいる。四分の一波長入力マイクロストリップライン導体８２及び８３はエアブリッジ８４によって接続されている。同じく、入力マイクロストリップライン導体８５及び８６はエアブリッジ８７によって接続されている。部分８２ａなどの四分の一波長部分を含むこれらの導体は、各セクションに入力信号を供給する。電磁結合は、各セクションの下側部分の第２ＦＥＴ（ＦＥＴ７７及び７８など）に相補的入力信号を供給する。それぞれの第２ＦＥＴは、それぞれＵ形状の導体８８及び８９によって相互に結合されている。出力側のマイクロストリップラインは入力側の導体とほぼ同じ形である。
マイクロストリップラインは、所要の如何なるインピーダンスも得られるように設計される。入力インピーダンス又は出力インピーダンスは、インピーダンスが充分に大きくなるまで直列に接続され、所望の出力レベルに適する数の並列セクションに接続される。
図６−８は、スロットラインを使用して本発明を具体化した電力増幅器９０を示している。図６は２個のＦＥＴ９１及び９３を有するプッシュプル型セクション９２の回路図であり、それらのソースは相互に接続されている。２つの平衡入力信号がそれぞれのゲートに入力され、２つの平衡出力信号がそれぞれのドレーンに出力される。
図７は、母板の基板、ハイブリッド基板、或いはその他のタイプのベース基板上でのセクション９２と、このセクション９２と同様の追加のセクション９５とのためのスロットラインの好ましい形を示している。増幅器９０の動作は増幅器７６と同等である。入力スロットライン９４は、増幅器９０の回路の部分回路とも称されるものであって、向かい合う共平面導体９６及び９８によって形成されており、このスロットラインは逆”Ｅ”形で、長い中央脚部９４ａと、向かい合って延在している横断曲がり部９４ｂ及び９４ｃと、中央脚部９４ａに平行な、端部が閉じている外側脚部９４ｄ及び９４ｅとを有する。この形状は、スロットラインの脚部間に延在する、端部の開いた導体フィンガー９６ａ及び９８ａを形成している。
外側脚部はＲＦチョークとして機能する。出力スロットライン１００は、入力スロットラインの鏡像であって同様に機能するけれども、寸法は入力回路及び出力回路のインピーダンス整合差により異なっている。スロットライン９４及び１００に取り付けられたときの、対応するＦＥＴ構造の様子が図８にチップ１０２で示されている。チップ１０２は、ゲート端子Ｇ、ソース端子Ｓ、及びドレーン端子Ｄをそれぞれ有するＦＥＴ９１，９３，１０４及び１０６を有する。これらの端子は、図７示されている対応する端子と整列している。
チップ１０２は図７に示されているメタライゼーションにフリップ取り付けされ、ゲートは入力フィンガーの端部に接続され、ソースは、Ｅ形のスロットラインの背部同士の間で導体９６及び９８を接続する導体１０８に接続されている。導体１０８は仮想グランドとして機能する。ドレーン端子は、図示のように、出力フィンガーの端部に接続される。
図９及び１０は、本発明の実施例である第３の電力増幅器１１０を示している。図９は母板の基板上にメタライゼーションとして形成された部分回路１１２を示し、図１０は、このメタライゼーション上にフリップ取り付けされたチップ１１４の様子を示す拡大図である。１９９４年８月２６日に出願されて本発明と同じ譲受人に譲渡された同時係属の米国特許出願第０８／３１３，９２７号で解説されているように、共平面導波路もインピーダンスを整合させて電力増幅器のための信号伝送を行う。
メタライゼーション１１２は、信号導体１１８と、向かい合う平らなグランド又は基準導体１２０及び１２２とを有する入力共平面導波路１１６を包含している。信号導体は始めは１本のライン１１８ａであり、その後、接合点１２４で２本のライン１１８ｂ及び１１８ｃに分かれる。抵抗器１２６はライン１１８ｂと１１８ｃとを接続する。グランド導体１２８は信号ライン間に延在している。
インピーダンス整合差を除いて、出力共平面導波路１３０は、実質的に、ＦＥＴアレイ・チップ１１４の下に延在している接続グランド平面ストリップ１３２に関して入力共平面導波路の鏡像である。このメタライゼーションではＦＥＴのアレイはプッシュプル動作のための直列／並列にではなくて並列に接続されているけれども、プッシュプル向きのメタライゼーションも容易に作ることができる。
図１０は、２組１３４及び１３５の二重ＦＥＴ対１３６を有するＦＥＴチップ１１４を示している。このチップの各ＦＥＴ対１３６には、部分回路上の対応する端子にフリップ取り付けされる端子が付随している。ゲート端子１３８がゲート１３９及び１４０に接続されている。ソース端子１４１、１４２と、ドレーン端子１４３とはそれぞれソース１４４，１４５とドレーン１４６とに接続されている。ＦＥＴ端子１３８，１４１，１４２及び１４３はそれぞれ部分回路１５０，１５１，１５２及び１５３に接続されている。
ドレーン１４６は、各ＦＥＴ対１３６の両方のＦＥＴのための共通ドレーンとして機能する。同様に、ソース１４２等の各ソースは、隣り合う対の関連するＦＥＴのためのソースとして作用する。これらの二重任務端子は、実際上、接続されている端子である。
この実施例ではチップ１１４は特別に設計されているけれども、これをＦＥＴ対の集合のウェーハから切り取るように修正することができる。その様な場合には、各ＦＥＴ対１３６又は２ＦＥＴの対の集合のために別々のソース端子が設けられる。また、対になったチップ１１４のＦＥＴ構成を有する単一のチップを２つの平行なメタライゼーション１１２及び１３０に取り付けて増幅器１１０を作ることもできる。
最後に、図１１は、破線で示されているＦＥＴチップ１６４がフリップ取り付けされている母板部分回路１６２を有する電力増幅器１６０の一部分を示している。増幅器１１０の場合にそうであったように、チップ１６４のＦＥＴアレイ１６８の中のＦＥＴ１６６等のＦＥＴは入力（ゲート）において電気的に直列に接続されている。
この実施例の部分回路１６２の入力部分は異なっている。それは、共平面導体１７２及び１７４により形成される入力スロットライン１７０から２要素共平面導波路１７６及び１７８への転換を与える。これらの出力ラインは入力回路と同様に又はプッシュプル・ラインとして結合され得るものである。図７に示されている増幅器９０のＥ形スロットで終端する代わりに、スロット１８０は接合点１８２で細長いＵ形のスロット１８０ａ、１８０ｂに分かれる。
Ｕ形スロットは円形の穴１８０ｃ及び１８０ｄで終わっている。これらの穴は、開回路として機能することにより、Ｕ形状のスロットに延び込む終端開放導体脚１７２ａ及び１７４ａとして形成されるそれぞれの導体によって入力信号が伝送されることを可能にする。チップ１６４の下で導体１７２及び１７４に接続されている中間導体１８４は、接合点１８２からＦＥＴの端子１８６等のソース端子へ延びている。該導体へのＦＥＴの取り付け及び接続は、増幅器９０に関して説明したのと同様である。
産業上の利用可能性
従って、本発明はチップ上に好ましくはアレイを成すように複数の能動素子が形成されるハイブリッド回路構造を提供するものであり、このチップは、母板の基板上に形成された部分回路に取り付けられて個別に該部分回路に接続される。本発明は特に多機能チップ及び電力増幅器に有益であるけれども、複数の個別能動素子との接触を必要とする如何なる回路又は回路の組み合わせにも適用可能である。また、本発明は、ＦＥＴのプッシュプル型構成に特に有益であり、これに種々の共平面メタライゼーション・パターンが特別の利益を与える。チップ上の能動素子同士を接続しても良く、また各能動素子が接続されている部分回路同士が関連していなくても良い。
本発明に従って有利に具体化される回路の他の例としては、内部検出器を有する電力増幅器、ＲＦ低ノイズ増幅器を有する受信装置、ギルバート・セル・ミキサー等のミキサー、同調型バラクターを持っている或いは持っていない発振器、及び中間周波数増幅器などがある。本発明は、特に分布線（人工伝送線）型の移相器にも適用可能である。
好ましくは、これら全ての場合に、マトリックス・ダイ又はチップは、基板にフリップ取り付けされるＦＥＴ等の能動素子を有するだけである。それにより幾つかの長所が実現される。そのチップを、単一の簡単なＦＥＴプロセスとＭＭＩＣプロセスとを使って作ることができる。ウェーハをいろいろな形態に切断することができるので、試作品を容易に作ることができる。その後に、その試作品と同じ製造品を作ることができる。用途が決定される前に適当なウェーハを作ることさえ可能である。高い歩留まり及び大量生産が実現可能である。
請求項において定義されている発明の範囲から逸脱せずに好ましい実施例の形や細部を変更し得ること、並びに、同等物の原則のもとで請求項の用語や意味を変更し得ることは当業者にとっては明らかなことである。従って、好ましい実施例は説明及び図解を目的とするものであって限定を目的とするものではない。

Claims (14)

  1. 複数の電気素子を有する半導体チップ（６６）を有し、その各電気素子は、制御端子（６８）と２つの電流伝導端子（７０，７２）とを有する半導体チップ上の複数の能動素子を含んでおり、該制御端子（６８）に付随する第１チップ端子（６９）と一方の電流伝導端子（７０，７２）に付随する第２チップ端子（７１，７３）とを含む少なくとも２つのチップ端子（６９，７１，７３）が各半導体チップ上の能動素子に付随しており；
    ベース基板を有し、当該ベース基板上には各チップ端子（６９，７１，７３）に対応するベース端子（Ｇ、Ｓ、Ｄ）と、該ベース端子（Ｇ、Ｓ、Ｄ）との相互接続部とを有して、該基板上に形成されたスロットライン又は共平面導波路からなる入力変圧器又はバルーン（平衡不平衡変成器）を含む入力回路（３４）及び出力変圧器又はバルーン（平衡不平衡変成器）を含む出力回路（４５）とを有し；
    前記電気素子が電気的に相互に接続されるように前記半導体チップ（６６）は前記入力回路（３４）及び出力回路（４５）にフリップ取り付けされ、各チップ端子（６９，７１，７３）は関連するベース端子（Ｇ、Ｓ、Ｄ）に取り付けられてなるハイブリッド電気回路（５０）。
  2. 前記チップ（６６）は前記電気素子間の電気接続部を持っていないことを特徴とする請求の範囲第１項に記載の電気回路（５０）。
  3. 該電気素子はトランジスタだけから成ることを特徴とする請求の範囲第２項に記載の電気回路（５０）。
  4. 前記入力回路及び出力回路（３４，４５）は前記ベース端子（Ｇ、Ｓ、Ｄ）を相互に接続することを特徴とする請求の範囲第１項に記載の電気回路（５０）。
  5. 前記複数の電気素子は同一であることを特徴とする請求の範囲第１項に記載の電気回路（５０）。
  6. 前記半導体チップ上の能動素子はトランジスタであることを特徴とする請求の範囲第１項に記載の電気回路。
  7. 前記半導体チップ上の能動素子は前記入力回路及び出力回路（３４，４５）に直接接続されることを特徴とする請求の範囲第１項に記載の電気回路（５０）。
  8. 前記半導体チップ（１１４）は該半導体チップ上の能動素子（１３６）間の電気接続部（１３８，１４２，１４３，１４６）を更に有することを特徴とする請求の範囲第１項に記載の電気回路（１１０）。
  9. 前記半導体チップ（６６）は線形アレイ（６４）を成すように配置された複数のトランジスタを有し、該チップ入力端子（６９）の対応するアレイが該トランジスタ制御端子（６８）に結合されていることを特徴とする請求の範囲第１項に記載の電気回路（５０）。
  10. 前記入力回路（８０）は各チップ入力端子との接続領域（７５）に延びる複数の離隔された入力導体（８２，８５，８８）を有し、各入力導体（８２，８５，８８）は各チップ入力端子（６９）に付随するベース入力端子（Ｇ）に接続されており、該チップ（７５）は該接続領域（７５）に取り付けられ、各チップ入力端子（６９）は関連するベース入力端子（Ｇ）に接続されていることを特徴とする請求の範囲第９項に記載の電気回路（７４）。
  11. 該入力導体（８２，８３）の少なくとも一部分は該接続領域（７５）から離れた位置で互いに接続されていることを特徴とする請求の範囲第１０項に記載の電気回路（７４）。
  12. 該チップ（７５）は、トランジスタの電流伝導端子（７１，７３）に結合されたチップ出力端子（Ｄ、Ｓ）の線形アレイを有し、前記出力回路（８０）は前記接続領域（７５）に延びる複数の離隔された出力導体を有し、その各出力導体は、各チップ出力端子（Ｄ、Ｓ）に付随するベース出力端子（Ｄ、Ｓ）に接続され、各チップ出力端子（Ｄ、Ｓ）は関連するベース出力端子（Ｄ、Ｓ）に接続されていることを特徴とする請求の範囲第１０項に記載の電気回路。
  13. 前記出力導体の少なくとも一部分は該接続領域（７５）から離れた位置で互いに接続されていることを特徴とする請求の範囲第１２項に記載の電気回路（７４）。
  14. 前記半導体チップのトランジスタ（７６，７７，７８，７９）は１×Ｎアレイを成すように配置されており、このＮは１より大きい整数であり、前記チップ入力端子（Ｇ）はこのアレイの全長にわたって分散配置されていることを特徴とする請求の範囲第９項に記載の電気回路（７４）。
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