JPS62222342A - 仮想計算機システム - Google Patents
仮想計算機システムInfo
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- JPS62222342A JPS62222342A JP61066893A JP6689386A JPS62222342A JP S62222342 A JPS62222342 A JP S62222342A JP 61066893 A JP61066893 A JP 61066893A JP 6689386 A JP6689386 A JP 6689386A JP S62222342 A JPS62222342 A JP S62222342A
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- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000717 retained effect Effects 0.000 description 2
- 101001004623 Homo sapiens Lactase-like protein Proteins 0.000 description 1
- 102100025640 Lactase-like protein Human genes 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想計算機システムに係り、特にそのアドレス
変換バッファの構成に関する。
変換バッファの構成に関する。
仮想計算機システムでは、通常、ホスト制御プログラム
で仮想計算機実行開始命令（以下、ＳＩＥ命令と呼ぶ）
が実行された後、仮想計算機（以下、ＶＭと呼ぶ）の動
作が開始される。かへる仮想計算機のアーキテクチャと
しては、例えばＩＢＭ社の３７０／ＸＡアーキテクチヤ
が知られている。なお、これについては特開昭５７−２
１２６８０号公報に詳しい。
で仮想計算機実行開始命令（以下、ＳＩＥ命令と呼ぶ）
が実行された後、仮想計算機（以下、ＶＭと呼ぶ）の動
作が開始される。かへる仮想計算機のアーキテクチャと
しては、例えばＩＢＭ社の３７０／ＸＡアーキテクチヤ
が知られている。なお、これについては特開昭５７−２
１２６８０号公報に詳しい。
第３図に従来のＳＩＥ命令の命令形式を示す。
ＳＩＥ命令５１は、その８２およびＤ２フィールドによ
って位置付けられる状態記述子（以下ＳＤと呼ぶ）５３
をオペランドとして指定する。中央処理装置（以下、Ｃ
ＰＵと呼ぶ）の命令実行部は。
って位置付けられる状態記述子（以下ＳＤと呼ぶ）５３
をオペランドとして指定する。中央処理装置（以下、Ｃ
ＰＵと呼ぶ）の命令実行部は。
ＳＩＥ命令５１を実行する為に主記憶袋Ｗ（以下、ＭＳ
と呼ぶ）５２から５Ｄ５３の各フィールドで指定される
情報をＣＰＵのハードウェア資源に設定し、ＣＰＵをゲ
ストＶＭとして動作させる。この時、設定されるハード
ウェア資源にはゲストモード・レジスタやＰＳＷ、制御
レジスタ（ＣＲ）、汎用レジスタ（ＯＲ）、プレフィッ
クスおよびＭＳエクステントレジスタなどがある。一方
、ホストの状態はＣＰＵ内に保存される。すなわち、Ｓ
Ｄはゲスト命令から見たゲストＶＭのアーキテクチャを
記述する。
と呼ぶ）５２から５Ｄ５３の各フィールドで指定される
情報をＣＰＵのハードウェア資源に設定し、ＣＰＵをゲ
ストＶＭとして動作させる。この時、設定されるハード
ウェア資源にはゲストモード・レジスタやＰＳＷ、制御
レジスタ（ＣＲ）、汎用レジスタ（ＯＲ）、プレフィッ
クスおよびＭＳエクステントレジスタなどがある。一方
、ホストの状態はＣＰＵ内に保存される。すなわち、Ｓ
Ｄはゲスト命令から見たゲストＶＭのアーキテクチャを
記述する。
ＳＩＥ命令によって開始されたゲストＶＭは。
割込み事象またはインターセブションが発生するまでの
間、ゲストプログラムをエミュレートする。
間、ゲストプログラムをエミュレートする。
割込み事象とは、例えば入出力割込みや外部割込みなど
のホストの処理を必要とする場合である。
のホストの処理を必要とする場合である。
インターセプションとは、例えばホスト処理の必要な命
令の実行時に発生する。一部の特権命令ではインターセ
プションを発生させるか否かＳＤ内のインターセプショ
ン°マスクフィールドで指定できる１割込み事象または
インターセプションが発生した時、ゲストＶＭは終了し
、ＣＰＵはホスト・モードとなり、ＳＩＥ命令実行時開
始時の状態に復元され、ｐｓｗ内の命令カウンタはＳＩ
Ｅ命令の次命令をさす。
令の実行時に発生する。一部の特権命令ではインターセ
プションを発生させるか否かＳＤ内のインターセプショ
ン°マスクフィールドで指定できる１割込み事象または
インターセプションが発生した時、ゲストＶＭは終了し
、ＣＰＵはホスト・モードとなり、ＳＩＥ命令実行時開
始時の状態に復元され、ｐｓｗ内の命令カウンタはＳＩ
Ｅ命令の次命令をさす。
仮想計算機システムにおける重要な技術課題の１つは、
ゲストの「主記憶」を表現する方法である。ＳＩＥ命令
で開始されたゲストＶＭでは、ページ記憶モードと優先
記憶モードの２つが用いられる。
ゲストの「主記憶」を表現する方法である。ＳＩＥ命令
で開始されたゲストＶＭでは、ページ記憶モードと優先
記憶モードの２つが用いられる。
第４図はページ記憶モードにおけるアドレス空間のマツ
ピングを示している。ゲストの仮想アドレス（ＧＶ）５
５は、ゲスト・アドレス変換によりゲストの絶対アドレ
ス（ＧＡ）５６に変換される。このＧＡ５６がＳＤで指
定されたＭＳエクステント内にあることをチェックする
。ＧＡ５６にＭＳオリジンが加算され、ホスト仮想アド
レス（ＨＶ）５７が求められる。ＨＶ５７はホスト・ア
ドレス変換によりホスト絶対アドレス（ＨＡ）５８に変
換される。
ピングを示している。ゲストの仮想アドレス（ＧＶ）５
５は、ゲスト・アドレス変換によりゲストの絶対アドレ
ス（ＧＡ）５６に変換される。このＧＡ５６がＳＤで指
定されたＭＳエクステント内にあることをチェックする
。ＧＡ５６にＭＳオリジンが加算され、ホスト仮想アド
レス（ＨＶ）５７が求められる。ＨＶ５７はホスト・ア
ドレス変換によりホスト絶対アドレス（ＨＡ）５８に変
換される。
優先記憶モードでは、ゲストの絶対アドレスがそのまヘ
ホストの絶対アドレスとみなされる。
ホストの絶対アドレスとみなされる。
ＣＰＵはアドレス変換を高速に行うためアドレス変換バ
ッファを持っている。上記いずれのモードにおいても、
アドレス変換バッファ（ＴＬＢ）のエントリには、Ｇｖ
とＨＡの対が登録される。
ッファを持っている。上記いずれのモードにおいても、
アドレス変換バッファ（ＴＬＢ）のエントリには、Ｇｖ
とＨＡの対が登録される。
したがって、ＧＶでＴＬＢを参照することにより、ＨＡ
が直ちに求まる。
が直ちに求まる。
上記アーキテクチャの仮想計算機システムにおけるＴＬ
Ｂ構成に関して、特開昭５７−２１２６８０号公報に詳
しく述べられている。そこでは。
Ｂ構成に関して、特開昭５７−２１２６８０号公報に詳
しく述べられている。そこでは。
ＴＬＢの各エントリにゲスト・フィールドを１ビット分
設け、ホストのアドレス変換情報を登録した時１１ Ｑ
ＩＴ、ゲストＶＭのアドレス変換情報を登録した時“
１″としている。これにより、ホスト・エントリとゲス
ト・エントリの識別が可能となり、ＴＬＢ内にホストと
１つのゲストＶＭのアドレス変換情報が同時に保持され
る。
設け、ホストのアドレス変換情報を登録した時１１ Ｑ
ＩＴ、ゲストＶＭのアドレス変換情報を登録した時“
１″としている。これにより、ホスト・エントリとゲス
ト・エントリの識別が可能となり、ＴＬＢ内にホストと
１つのゲストＶＭのアドレス変換情報が同時に保持され
る。
上記従来技術では、ＴＬＢ内に保持できるゲストＶＭの
数が１つに制限される為、例えば、割込み事象またはイ
ンターセプションによってゲストＶＭの実行を終了した
時、該ゲストＶＭのゲスト・エントリをすべて無効化す
る必要がある。したがって、ＳＩＥ命令によって該ゲス
トＶＭを再び起動した場合、前回の該ゲストＶＭ終了時
にＴＬＢに登録されていたエントリに対応したページを
アクセスする時に新たにアドレス変換が発生し、命令処
理性能上余計なオーバヘッドが生じる。
数が１つに制限される為、例えば、割込み事象またはイ
ンターセプションによってゲストＶＭの実行を終了した
時、該ゲストＶＭのゲスト・エントリをすべて無効化す
る必要がある。したがって、ＳＩＥ命令によって該ゲス
トＶＭを再び起動した場合、前回の該ゲストＶＭ終了時
にＴＬＢに登録されていたエントリに対応したページを
アクセスする時に新たにアドレス変換が発生し、命令処
理性能上余計なオーバヘッドが生じる。
本発明の目的は、仮想計算機において、ＴＬＢ内にホス
トと複数のゲストＶＭのアドレス変換情報を同時に保持
可能にして、ゲストＶＭの命令処理性能を向上せしめる
ことにある。
トと複数のゲストＶＭのアドレス変換情報を同時に保持
可能にして、ゲストＶＭの命令処理性能を向上せしめる
ことにある。
本発明は、ＴＬＢ内にホストと複数のゲストＶＭのアド
レス変換情報を同時に保持可能とするために以下の手段
を設ける。
レス変換情報を同時に保持可能とするために以下の手段
を設ける。
（１）ＳＩＥ命令の指定する主記憶上のＳＤ内にゲスト
仮想計算機識別フィールド（Ｓ Ｄ−ＶＭ Ｉ Ｄフィ
ールドまたは単にＶＭＩＤフィールドと呼ぶ）を設け、
ゲスト仮想計算機識別子（ＶＭＩＤと呼ぶ）を格納する
。
仮想計算機識別フィールド（Ｓ Ｄ−ＶＭ Ｉ Ｄフィ
ールドまたは単にＶＭＩＤフィールドと呼ぶ）を設け、
ゲスト仮想計算機識別子（ＶＭＩＤと呼ぶ）を格納する
。
（２）ゲストＶＭ実行中に、ゲストＶＭ実行中であるこ
とを示すゲストＶＭモードレジスタ（Ｇモード・レジス
タ）と対応したＶＭＩＤ （ＡＣＴ−ＶＭＩＤと呼ぶｍ
Ａｃｔｉｖｅ Ｖ Ｍ Ｉ Ｄを意味する。）を保持
する為のレジスタ（ＡＣＴ−ＶＭＩＤレジスタ）を設け
る。
とを示すゲストＶＭモードレジスタ（Ｇモード・レジス
タ）と対応したＶＭＩＤ （ＡＣＴ−ＶＭＩＤと呼ぶｍ
Ａｃｔｉｖｅ Ｖ Ｍ Ｉ Ｄを意味する。）を保持
する為のレジスタ（ＡＣＴ−ＶＭＩＤレジスタ）を設け
る。
（３）ＴＬＢの各エントリがホストまたはゲストＶＭの
いずれのアドレス変換情報を保持するかを示すゲスト・
フィールド（ＴＬＢ−ＧフィールドまたはＧフィールド
）を設ける。
いずれのアドレス変換情報を保持するかを示すゲスト・
フィールド（ＴＬＢ−ＧフィールドまたはＧフィールド
）を設ける。
（４）ＴＬＢの各エントリに、該エントリがゲスト・エ
ントリの時、ゲストＶＭを識別する為のゲスト仮想計算
機識別フィールド（ＴＬＢ−ＶＭＩＤフィールドまたは
単にＶＭＩＤフィールド）を設ける。
ントリの時、ゲストＶＭを識別する為のゲスト仮想計算
機識別フィールド（ＴＬＢ−ＶＭＩＤフィールドまたは
単にＶＭＩＤフィールド）を設ける。
（５）ゲストＶＭ実行中にゲスト・アドレス変換情報の
検索の為にＴＬＢを参照した時、ＡＣＴ−ＶＭＩＤとＴ
ＬＢより読出したエントリのＴＬＢ−ＶＭＩＤフィール
ドの値を比較し、ＴＬＢヒツトまたはＴＬＢミスを判定
する手段を設ける。
検索の為にＴＬＢを参照した時、ＡＣＴ−ＶＭＩＤとＴ
ＬＢより読出したエントリのＴＬＢ−ＶＭＩＤフィール
ドの値を比較し、ＴＬＢヒツトまたはＴＬＢミスを判定
する手段を設ける。
ＳＤ−ＶＭＩＤ’フィー／Ｌ／ド（７）ＶＭＩＤはホス
ト管理プログラムによって管理される。ホスト・プログ
ラム中で、ＳＩＥ命令を実行してゲストＶＭを開始する
時、Ｇモードレジスタをセットし、ＳＤ−ＶＭＩＤフィ
ー／Ｌ／ド（７）ＶＭＩＤｔｉ−ＡＣＴ−ＶＭＩＤレジ
スタに設定する。
ト管理プログラムによって管理される。ホスト・プログ
ラム中で、ＳＩＥ命令を実行してゲストＶＭを開始する
時、Ｇモードレジスタをセットし、ＳＤ−ＶＭＩＤフィ
ー／Ｌ／ド（７）ＶＭＩＤｔｉ−ＡＣＴ−ＶＭＩＤレジ
スタに設定する。
ゲストＶＭ実行中にＴＬＢを参照する時、読出したＴＬ
ＢエントリのＧフィールドの値が“１”でかつＶＭＩＤ
フィー／Ｌ／ドの値がＡＣＴ−ＶＭＩＤと一致すること
がＴＬＢヒツト条件の一部となる。ゲスト・アドレス変
換情報をＴＬＢに登録する時、該エントリのＧフィール
ドを“１″とし、ＶＭＩＤフィー／Ｌ／ドにＡＣＴ−Ｖ
ＭＩＤを格納する。ゲストＶＭの実行を終了する時、Ｇ
モードレジスタはリセットされる。
ＢエントリのＧフィールドの値が“１”でかつＶＭＩＤ
フィー／Ｌ／ドの値がＡＣＴ−ＶＭＩＤと一致すること
がＴＬＢヒツト条件の一部となる。ゲスト・アドレス変
換情報をＴＬＢに登録する時、該エントリのＧフィール
ドを“１″とし、ＶＭＩＤフィー／Ｌ／ドにＡＣＴ−Ｖ
ＭＩＤを格納する。ゲストＶＭの実行を終了する時、Ｇ
モードレジスタはリセットされる。
ホスト実行中にＴＬＢを参照する時、読出したＴＬＢエ
ントリのＧフィールドの値が“ＯＩＩであることがＴＬ
Ｂヒツト条件の一部となる。ホスト・アドレス変換情報
をＴＬＢに登録する時、該エントリのＧフィールドを“
０″とする。
ントリのＧフィールドの値が“ＯＩＩであることがＴＬ
Ｂヒツト条件の一部となる。ホスト・アドレス変換情報
をＴＬＢに登録する時、該エントリのＧフィールドを“
０″とする。
以上により、ＴＬＢのゲスト・エントリはＶＭＩＤフィ
ールドによってゲストＶＭを識別される為、ＴＬＢ内に
ホストと複数のゲストＶＭのアドレス変換情報を同時に
保持することが可能となる。
ールドによってゲストＶＭを識別される為、ＴＬＢ内に
ホストと複数のゲストＶＭのアドレス変換情報を同時に
保持することが可能となる。
以下、本発明の一実施例を第１図及び第２図により説明
する。
する。
第１図は仮想計算機システムのＣＰＵ内の本発明に関連
するＴＬＢ、該ＴＬＢ参照に必要なレジスタ群、ＴＬＢ
出力よりＴＬＢヒツト／ミスを判定する回路（ＴＬＢヒ
ツト判定部）を示したものである。
するＴＬＢ、該ＴＬＢ参照に必要なレジスタ群、ＴＬＢ
出力よりＴＬＢヒツト／ミスを判定する回路（ＴＬＢヒ
ツト判定部）を示したものである。
第２図は本発明によるＳＩＥ命令の命令形式とオペラン
ドを概念的に示している。ＳＩＥ命令５１は、その８２
およびＤ２フィールドによって位置付けられるＭＳ５２
上の５Ｄ５３をオペランドとして指定する。５Ｄ５３は
複数のフィールドから構成され、特に５４は本発明の特
徴の１つであるＶＭＩＤフィールドを示す。例えば、Ｓ
Ｄ５３は全体で２５６バイト、ＶＭＩＤフィールド５４
は１バイトである。
ドを概念的に示している。ＳＩＥ命令５１は、その８２
およびＤ２フィールドによって位置付けられるＭＳ５２
上の５Ｄ５３をオペランドとして指定する。５Ｄ５３は
複数のフィールドから構成され、特に５４は本発明の特
徴の１つであるＶＭＩＤフィールドを示す。例えば、Ｓ
Ｄ５３は全体で２５６バイト、ＶＭＩＤフィールド５４
は１バイトである。
さて、第１図において、ＣＰＵの命令実行部１にはゲス
トＶＭモード・レジスタ（Ｇモード・レジスタ）５、Ａ
ＣＴ−ＶＭ Ｉ Ｄ Ｌ／ジスタロ、ゲストのセグメン
ト・テーブル・オリジン・レジスタ（ＧＳＴＯレジスタ
）７、ホストのセグメント・テーブル′・オリジン・レ
ジスタ（Ｈ８ＴＯレジスタ）８、リアル・モード・レジ
スタ（Ｒモード・レジスタ）９、及びＴＬＢ参照のアド
レス・レジスタ１０が接続されている。これらレジスタ
５〜１０の出力側はＴＬＢ書込み制御部２及びＴＬＢヒ
ツト判定部４に接続されている。また、アドレス・レジ
スタ１０の所定ビットはアドレスデコーダ１２の入力と
なり、ＴＬＢ３のカラムを指定するのに用いられる。
トＶＭモード・レジスタ（Ｇモード・レジスタ）５、Ａ
ＣＴ−ＶＭ Ｉ Ｄ Ｌ／ジスタロ、ゲストのセグメン
ト・テーブル・オリジン・レジスタ（ＧＳＴＯレジスタ
）７、ホストのセグメント・テーブル′・オリジン・レ
ジスタ（Ｈ８ＴＯレジスタ）８、リアル・モード・レジ
スタ（Ｒモード・レジスタ）９、及びＴＬＢ参照のアド
レス・レジスタ１０が接続されている。これらレジスタ
５〜１０の出力側はＴＬＢ書込み制御部２及びＴＬＢヒ
ツト判定部４に接続されている。また、アドレス・レジ
スタ１０の所定ビットはアドレスデコーダ１２の入力と
なり、ＴＬＢ３のカラムを指定するのに用いられる。
前述の如く、ホスト・プログラム中にＳＩＥ命令が実行
された時、ゲストＶＭの実行が開始される。命令実行部
１は、ＳＩＥ命令の処理としてＧモードレジスタ５を“
１″にセットし、ＭＳより読出したＳＤ内のＶＭＩＤフ
ィールド、ＣＲＩフィールド（ＭＳオリジン）の値をそ
れぞれＡＣＴ−ＶＭＩＤレジスタ６、ＧＴＳＯレジスタ
７に設定する。Ｇモードレジスタ５が“０″′の時、Ｃ
ＰＵはホスト計算機として動作し ｕ １ ｎの時、ゲ
スと仮想計算機（ゲストＶＭ）として動作する。
された時、ゲストＶＭの実行が開始される。命令実行部
１は、ＳＩＥ命令の処理としてＧモードレジスタ５を“
１″にセットし、ＭＳより読出したＳＤ内のＶＭＩＤフ
ィールド、ＣＲＩフィールド（ＭＳオリジン）の値をそ
れぞれＡＣＴ−ＶＭＩＤレジスタ６、ＧＴＳＯレジスタ
７に設定する。Ｇモードレジスタ５が“０″′の時、Ｃ
ＰＵはホスト計算機として動作し ｕ １ ｎの時、ゲ
スと仮想計算機（ゲストＶＭ）として動作する。
ゲスト・プログラム中の割込み事象またはインタセプシ
ョンによってゲストＶＭの実行を終了する時、Ｇモード
レジスタ５は命令実行部１によって“０″にリセットさ
れる。０８ＴＯレジスタ７はゲス１−アドレス変換に用
いられ、ゲストアドレス空間を識別する。ＨＳＴＯレジ
スタ８はホストアドレス変換に用いられ、ホストアドレ
ス空間を識別する。Ｈ５ＴＯレジスタ８および０８ＴＯ
レジスタ７は、命令実行部１がそれぞれホスト・プログ
ラム、ゲスト・プログラム中でＬＣＴＬ命令（制御レジ
スタを書換える命令）を実行した時。
ョンによってゲストＶＭの実行を終了する時、Ｇモード
レジスタ５は命令実行部１によって“０″にリセットさ
れる。０８ＴＯレジスタ７はゲス１−アドレス変換に用
いられ、ゲストアドレス空間を識別する。ＨＳＴＯレジ
スタ８はホストアドレス変換に用いられ、ホストアドレ
ス空間を識別する。Ｈ５ＴＯレジスタ８および０８ＴＯ
レジスタ７は、命令実行部１がそれぞれホスト・プログ
ラム、ゲスト・プログラム中でＬＣＴＬ命令（制御レジ
スタを書換える命令）を実行した時。
更新される。
Ｒモード・レジスタ９はＴＬＢ参照を仮想アドレスまた
は実アドレスのいずれで行うかを示す。
は実アドレスのいずれで行うかを示す。
命令実行部１は１例えば命令読出しやオペランド読出し
でＴＬＢ３を参照する時、アドレスレジスタ１０および
Ｒモード・レジスタ９を設定し、ＴＬＢ参照要求を発行
する。
でＴＬＢ３を参照する時、アドレスレジスタ１０および
Ｒモード・レジスタ９を設定し、ＴＬＢ参照要求を発行
する。
ＴＬＢ３は、本実施例ではセット・アソシアティブ方式
とする。すなわち、カラム・アドレスでアドレス付けさ
れ、カラΔ・アドレスによって選択された１つまたは複
数のエントリはローと呼ばれる。本実施例ではカラム数
５２、ロー数１、合計５１２エントリを持っＴＬＢ構成
とするが、他の構成についても本発明の方式は容易に類
推される。アドレスは、ビット１−３１の３１ビツト・
アドレスとする。カラム・アドレスは、アドレスのビッ
ト１１〜１９とする。ＴＬＢ３は、アドレス・レジスタ
１０のカラム・アドレス部３４をアドレス・デコーダ１
２によってデコードし、参照する１個のエントリが選択
される。
とする。すなわち、カラム・アドレスでアドレス付けさ
れ、カラΔ・アドレスによって選択された１つまたは複
数のエントリはローと呼ばれる。本実施例ではカラム数
５２、ロー数１、合計５１２エントリを持っＴＬＢ構成
とするが、他の構成についても本発明の方式は容易に類
推される。アドレスは、ビット１−３１の３１ビツト・
アドレスとする。カラム・アドレスは、アドレスのビッ
ト１１〜１９とする。ＴＬＢ３は、アドレス・レジスタ
１０のカラム・アドレス部３４をアドレス・デコーダ１
２によってデコードし、参照する１個のエントリが選択
される。
ＴＬＢ３の各エントリは、有効フィールド（Ｖ）、ゲス
トフィールド（Ｇ）、ゲストＶＭｍ別フィールド（ＶＭ
Ｉ Ｄ）、実アドレス・フィールド（Ｒ）、コントロ
ール・フィールド（Ｃ）、セグメント・テーブル・オリ
ジン・フィールド（ＳＴＯ）、仮想アドレス・フィール
ド（ＶＡ）、絶対アドレス・フィールド（ＰＡ）から構
成される。第１図で各フィールドのビット数をカッコ内
に示している。
トフィールド（Ｇ）、ゲストＶＭｍ別フィールド（ＶＭ
Ｉ Ｄ）、実アドレス・フィールド（Ｒ）、コントロ
ール・フィールド（Ｃ）、セグメント・テーブル・オリ
ジン・フィールド（ＳＴＯ）、仮想アドレス・フィール
ド（ＶＡ）、絶対アドレス・フィールド（ＰＡ）から構
成される。第１図で各フィールドのビット数をカッコ内
に示している。
■フィールドは、該エントリが有効か無効かを示す１ビ
ツトのフィールドである。該エントリが有効な時ＩＩ
Ｉ Ｉ＋となり、無効な時１１０７１となる。
ツトのフィールドである。該エントリが有効な時ＩＩ
Ｉ Ｉ＋となり、無効な時１１０７１となる。
Ｃフィールドは、該エントリかホストまたはゲストＶＭ
のいずれのアドレス変換情報であるかを示す１ビツトの
フィールドである。ホストの時“０″、ゲストＶＭの時
“１″となる。
のいずれのアドレス変換情報であるかを示す１ビツトの
フィールドである。ホストの時“０″、ゲストＶＭの時
“１″となる。
ＶＭＩＤフィールドは、該エントリがゲスト・エントリ
の時、そのＶＭＩＤを格納する。本実施例では、フィー
ルド幅は８ビツトである。
の時、そのＶＭＩＤを格納する。本実施例では、フィー
ルド幅は８ビツトである。
Ｒフィールドは、該エントリが実アドレスまたは仮想ア
ドレスのいずれで参照されたかを示す１ビツトのフィー
ルドである。“Ｏｎの時、実アドレスによる参照を表わ
し １４ ｌ ｊ＃の時、仮想アドレスによる参照を表
わす。
ドレスのいずれで参照されたかを示す１ビツトのフィー
ルドである。“Ｏｎの時、実アドレスによる参照を表わ
し １４ ｌ ｊ＃の時、仮想アドレスによる参照を表
わす。
Ｃフィールドは、該エントリが共通セグメントを用いた
アドレス変換情報であることを示す１ビツトのフィール
ドである。ホスト・モードでは、ホスト・アドレス変換
、ゲストＶＭモードではゲスト・アドレス変換のそれぞ
れにおいて、参照したセグメント・テーブル・エントリ
の共通セグメント・ビットが“１”の時、本フィールド
が“１″となる。
アドレス変換情報であることを示す１ビツトのフィール
ドである。ホスト・モードでは、ホスト・アドレス変換
、ゲストＶＭモードではゲスト・アドレス変換のそれぞ
れにおいて、参照したセグメント・テーブル・エントリ
の共通セグメント・ビットが“１”の時、本フィールド
が“１″となる。
ＳＴＯフィールドは、該エントリのアドレス変換時のセ
グメント・テーブル・オリジンを表わす。
グメント・テーブル・オリジンを表わす。
ＩＢＭ３７０／ＸＡアーキテクチャでは、ＳＴＯのビッ
ト１−２５がアドレスを表わし５本フィールドは２５ビ
ツトである。
ト１−２５がアドレスを表わし５本フィールドは２５ビ
ツトである。
ＶＡフィールドは、ＴＬＢ参照のページ・フレーム・ア
ドレスのうちカラム・アドレス以外のビットすなわち、
ビット１−１０を格納する１０ビツトのフィールドであ
る。
ドレスのうちカラム・アドレス以外のビットすなわち、
ビット１−１０を格納する１０ビツトのフィールドであ
る。
ＰＡフィールドは、絶対アドレスのページ・フレーケ・
アドレス部１９ビットを格納する。
アドレス部１９ビットを格納する。
ＴＬＢヒツト判定部４は、比較回路１４〜１８、ＡＮＤ
ゲート１９，２０，２２．ＯＲゲート２１゜５０、否定
ゲート１３．２３から構成される。比較回路１４は、Ｔ
ＬＢ３のＣフィールド出力３８とＧレジスタ５の出力２
７を比較し、一致した時、ｔｔ １ ｎを出力する。比
較回路１５は、ＴＬＢ３のＶＭＩＤフィー／Ｌｌド出力
３９とＡＣＴ−ＶＭＩＤレジスタ６の出力２８を比較す
る。ＡＮＤゲート１９．２０、否定ゲート１３、ＯＲゲ
ート５０によって、ＶＭシステムに固有なＴＬＢヒツト
条件が生成される。すなわち、ホスト・モード（Ｇモー
ドレジスタ５がＬＬ Ｏｌｊ ）でかつ読出したＴＬＢ
エントリのＣフィールド３８が“０”、または、ゲス１
へＶＭモード（Ｇモードレジスタ５が“１″）でかつ読
出したＴＬＢエントリのＣフィールド３８が１゛１”で
かつ現在実行中のゲストＶＭのＶＭＩＤ （ＡＣＴ−Ｖ
ＭＩＤＬ／ジスタロに保持されたＡＣＴ−ＶＭＩＤ）が
ＴＬＢｒ’ｚトリ（７）ＶＭＩＤフィールド３９のＶＭ
ＩＤと一致する時、ＯＲゲート５０に３′１”が出力さ
れる。ＯＲゲート２１は、アドレス空間に関するＴＬＢ
ヒツト条件を生成する。すなわち、ＴＬＢエントリが共
通セグメント（ＴＬＢのＣフィールド４１が“１”）、
またはＴＬＢエントリのＳＴＯ値４２が現在の５Ｔ０３
１と一致した時、ＯＲゲート２１に“１″が出力される
。なお、現在の５ＴＯ３１としては、モードレジスタ５
に対応してセレクタ１１によってＧＳＴＯレジスタ７ま
たはＦＳＴＯ８のいずれかが選択される。ＡＮＤゲート
２２によって、ＴＬＢヒツト信号４５が生成され、否定
ゲート２３によってＴＬＢミス信号４６が生成される。
ゲート１９，２０，２２．ＯＲゲート２１゜５０、否定
ゲート１３．２３から構成される。比較回路１４は、Ｔ
ＬＢ３のＣフィールド出力３８とＧレジスタ５の出力２
７を比較し、一致した時、ｔｔ １ ｎを出力する。比
較回路１５は、ＴＬＢ３のＶＭＩＤフィー／Ｌｌド出力
３９とＡＣＴ−ＶＭＩＤレジスタ６の出力２８を比較す
る。ＡＮＤゲート１９．２０、否定ゲート１３、ＯＲゲ
ート５０によって、ＶＭシステムに固有なＴＬＢヒツト
条件が生成される。すなわち、ホスト・モード（Ｇモー
ドレジスタ５がＬＬ Ｏｌｊ ）でかつ読出したＴＬＢ
エントリのＣフィールド３８が“０”、または、ゲス１
へＶＭモード（Ｇモードレジスタ５が“１″）でかつ読
出したＴＬＢエントリのＣフィールド３８が１゛１”で
かつ現在実行中のゲストＶＭのＶＭＩＤ （ＡＣＴ−Ｖ
ＭＩＤＬ／ジスタロに保持されたＡＣＴ−ＶＭＩＤ）が
ＴＬＢｒ’ｚトリ（７）ＶＭＩＤフィールド３９のＶＭ
ＩＤと一致する時、ＯＲゲート５０に３′１”が出力さ
れる。ＯＲゲート２１は、アドレス空間に関するＴＬＢ
ヒツト条件を生成する。すなわち、ＴＬＢエントリが共
通セグメント（ＴＬＢのＣフィールド４１が“１”）、
またはＴＬＢエントリのＳＴＯ値４２が現在の５Ｔ０３
１と一致した時、ＯＲゲート２１に“１″が出力される
。なお、現在の５ＴＯ３１としては、モードレジスタ５
に対応してセレクタ１１によってＧＳＴＯレジスタ７ま
たはＦＳＴＯ８のいずれかが選択される。ＡＮＤゲート
２２によって、ＴＬＢヒツト信号４５が生成され、否定
ゲート２３によってＴＬＢミス信号４６が生成される。
ＴＬＢヒツト信号４５およびＰＡフィールド出力４４は
、キャッシュ制御部（図示せず）へ転送される。
、キャッシュ制御部（図示せず）へ転送される。
ＴＬＢミス信号４６は、アドレス変換部（図示せず）へ
転送される。
転送される。
ＴＬＢ書込み制御部２は、アドレス変換によるＴＬＢ登
録およびＴＬＢエントリの無効化を制御する。ＴＬＢ登
録時には、Ｃフィールド、ＶＭＩＤフィールド、Ｒフィ
ールド、ＳＴＯフィールド。
録およびＴＬＢエントリの無効化を制御する。ＴＬＢ登
録時には、Ｃフィールド、ＶＭＩＤフィールド、Ｒフィ
ールド、ＳＴＯフィールド。
ＶＡフィールドはそれぞれ、Ｇモードレジスタ５゜ＡＣ
Ｔ−ＶＭＩＤＬ／ジスタロ、ＲＬ／ジスタ９、ＳＴｏの
セレクト出力３１．アドレス・レジスタ１０の値が格納
される。また、ＣフィールドおよびＰＡフィールドは、
アドレス変換部から転送された値が格納される。
Ｔ−ＶＭＩＤＬ／ジスタロ、ＲＬ／ジスタ９、ＳＴｏの
セレクト出力３１．アドレス・レジスタ１０の値が格納
される。また、ＣフィールドおよびＰＡフィールドは、
アドレス変換部から転送された値が格納される。
ゲストＶＭの実行を終了する時、前述の如く。
命令実行部１はＧモードレジスタ５を０”にリセットし
、ＣＰＵの状態をＳＩＥ命令実行時の状態に復元する。
、ＣＰＵの状態をＳＩＥ命令実行時の状態に復元する。
但し、ＰＳＷの命令アドレス・カウンタはＳＩＥ命令の
次命令をさす。この時、ＴＬＢ３のゲスト・エントリは
そのま一保存される。
次命令をさす。この時、ＴＬＢ３のゲスト・エントリは
そのま一保存される。
以上の構成により、ＴＬＢのゲスト・エントリはＶＭＩ
ＤによってゲストＶＭを識別することが可能となる。一
般にホスト管理プログラムは複数のゲストＶＭを管理し
、順次ＳＩＥ命令を発行しゲストＶＭを起動する。前述
の如く、ホストからゲストＶＭ、またはゲストＶＭから
ホストＶＭへのディスパッチの時、ＴＬＢ内のエントリ
はすべて保存される。したがって、あるゲストＶＭを終
了した後、該ゲストＶＭを再開するまでの間、該ゲスト
とＶＭのＴＬＢエントリは、ホストまたは他ゲストＶＭ
実行によってリプレースされる可能性はあるが、リプリ
ースされたエントリを除き保持され続け、ＴＬＢ内に複
数のゲストＶＭのアドレス変換情報を保持することがで
きる。これにより、ゲストＶＭにおけるアドレス変換の
起動を必要最小限の回数に抑えることができる。
ＤによってゲストＶＭを識別することが可能となる。一
般にホスト管理プログラムは複数のゲストＶＭを管理し
、順次ＳＩＥ命令を発行しゲストＶＭを起動する。前述
の如く、ホストからゲストＶＭ、またはゲストＶＭから
ホストＶＭへのディスパッチの時、ＴＬＢ内のエントリ
はすべて保存される。したがって、あるゲストＶＭを終
了した後、該ゲストＶＭを再開するまでの間、該ゲスト
とＶＭのＴＬＢエントリは、ホストまたは他ゲストＶＭ
実行によってリプレースされる可能性はあるが、リプリ
ースされたエントリを除き保持され続け、ＴＬＢ内に複
数のゲストＶＭのアドレス変換情報を保持することがで
きる。これにより、ゲストＶＭにおけるアドレス変換の
起動を必要最小限の回数に抑えることができる。
本発明によれば、ＳＩＥ命令の指定するＳＤ内にＶＭＩ
Ｄフィールドを設け、ＶＭＩＤをハードウェアから見た
ゲストＶＭの識別子とし、ＴＬＢ内のゲスト・エントリ
もＶＭＩＤによりゲストＶＭを識別可能としたことによ
り、ＴＬＢ内にホストと複数のゲストＶＭのアドレス変
換情報を保持でき、ゲストＶＭの処理性能の向上が実現
される。
Ｄフィールドを設け、ＶＭＩＤをハードウェアから見た
ゲストＶＭの識別子とし、ＴＬＢ内のゲスト・エントリ
もＶＭＩＤによりゲストＶＭを識別可能としたことによ
り、ＴＬＢ内にホストと複数のゲストＶＭのアドレス変
換情報を保持でき、ゲストＶＭの処理性能の向上が実現
される。
第１図は本発明の仮想計算機システムの主要部の一実施
例を示す図、第２図は本発明によるＳＩＥ命令の命令形
式とオペランドの一例を示す図、第３図は従来のＳＩＥ
命令の命令形式とオペランドを示す図、第４図はゲスト
仮想計算機によるアドレス変換の概念を示す図である。 １・・・命令実行部、 ２・・・ＴＬＢ書込み制御部３
・・・ＴＬＢ、 ４・・・ＴＬＢヒツト判定部５・・
・ゲストモードレジスタ、 ６・・・ＡＣＴ−ＶＭＩ
Ｄレジスタ、 ７・・・ゲストモードレジスタ、８・
・・ホストＳＴＯレジスタ １０・・・アドレス・レジ
スタ、 ４５・・・ＴＬＢヒツト信号、４６・・・ＴＬ
Ｂミス信号、 ５１・・・ＳＩＥ命令。 ５２・・・主記憶、 ５３・・・状態記述子、５４・・
・ゲスト仮想計算機識別子フィールド。 第１図 ＴＬＢとリドＴＬＢ！ス１六ヤフシ、シ胴社ｙａｐ
例を示す図、第２図は本発明によるＳＩＥ命令の命令形
式とオペランドの一例を示す図、第３図は従来のＳＩＥ
命令の命令形式とオペランドを示す図、第４図はゲスト
仮想計算機によるアドレス変換の概念を示す図である。 １・・・命令実行部、 ２・・・ＴＬＢ書込み制御部３
・・・ＴＬＢ、 ４・・・ＴＬＢヒツト判定部５・・
・ゲストモードレジスタ、 ６・・・ＡＣＴ−ＶＭＩ
Ｄレジスタ、 ７・・・ゲストモードレジスタ、８・
・・ホストＳＴＯレジスタ １０・・・アドレス・レジ
スタ、 ４５・・・ＴＬＢヒツト信号、４６・・・ＴＬ
Ｂミス信号、 ５１・・・ＳＩＥ命令。 ５２・・・主記憶、 ５３・・・状態記述子、５４・・
・ゲスト仮想計算機識別子フィールド。 第１図 ＴＬＢとリドＴＬＢ！ス１六ヤフシ、シ胴社ｙａｐ
Claims (2)
- （１）少なくとも一つのゲスト仮想計算機をサポートす
るための中央処理装置と主記憶装置を具備し、前記主記
憶装置にゲスト仮想計算機の状態記述子を格納し、ゲス
ト仮想計算機実行開始命令で前記主記憶装置の状態記述
子を指定して、中央処理装置を当該状態記述子で示され
る状態に設定し、ゲスト仮想計算機の実行を開始すると
共に、前記中央処理装置はホスト計算機あるいはゲスト
仮想計算機のアドレス変換情報を保持するアドレス変換
バッファを備えて、ホスト計算機あるいはゲスト仮想計
算機実行中に前記アドレス変換バッファを参照する様に
構成されている仮想計算機システムにおいて、前記状態
記述子内にゲスト仮想計算機を識別する為のゲスト仮想
計算機識別フィールドを設けたことを特徴とする仮想計
算機システム。 - （２）前記アドレス変換バッファの各エントリは、ホス
ト計算機またはゲスト仮想計算機のアドレス変換情報の
どちらかを保持するかを示すゲスト・フィールドと、該
エントリがゲスト仮想計算機のアドレス変換情報を保持
する時、該ゲスト仮想計算機に対応したゲスト仮想計算
機実行開始命令の指定する状態記述子内の前記仮想計算
機識別フィールドに対応した値を格納する為の仮想計算
機識別フィールドを有することを特徴とする特許請求の
範囲第１項記載の仮想計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61066893A JPS62222342A (ja) | 1986-03-25 | 1986-03-25 | 仮想計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61066893A JPS62222342A (ja) | 1986-03-25 | 1986-03-25 | 仮想計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62222342A true JPS62222342A (ja) | 1987-09-30 |
Family
ID=13329049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61066893A Pending JPS62222342A (ja) | 1986-03-25 | 1986-03-25 | 仮想計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62222342A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01255945A (ja) * | 1988-04-06 | 1989-10-12 | Hitachi Ltd | 仮想計算機におけるアドレス変換装置 |
-
1986
- 1986-03-25 JP JP61066893A patent/JPS62222342A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01255945A (ja) * | 1988-04-06 | 1989-10-12 | Hitachi Ltd | 仮想計算機におけるアドレス変換装置 |
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