JPH02211561A - プロセッサ及びストアバッファ制御方法 - Google Patents
プロセッサ及びストアバッファ制御方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【概ｇ１】
ストアバッファを用いてメモリ書込みを他の命令処理と
独立して行なうプロセッサに関し、処理速度が向上し、
割込・例外処理をその優先順位に従って制限なく行ない
えることを目的とし、メモリ書込みを後続の命令処理と
独立して行なうためメモリのアドレス及び書込みデータ
を格納するストアバッファと、リング保護用のリング情
報を含む実行中のプログラムの状態を示すプログラム状
態語を記憶したプログラム状１１語記憶手段と、割込又
は例外の発生によりプログラムを中断し割込・例外処理
を行ない、中断したプログラムに１帰するための情報を
メモリの退避領域に格納する割込・例外ｔＵａ手段とを
有するプロセッサにおいて、該ストアバッファに、命令
でメモリ書込みを指定した時の該プログラム状態語記憶
手段のリング情報を格納するリング情報格納領域を設け
、該退避領域に、メモリ書込みで例外が発生したとき該
ストアバッファのリング情報格納領域のリング情報を退
避するリング情報退避領域を設は構成する。 〔産業上の利用分野〕 本発明はプロセッサに関し、ストアバッファを用いてメ
モリ書込みを他の命令処理と独立して行なうプロセッサ
に関する。 近年、マイクロブ０セツザの高速化及び高機能化が進み
、演算処理速度に比して外部のメモリをアクセスするに
要する時間が長いため、内蔵４−ヤッシュを持ったもの
や、外部のメモリへの書込みを命令処理と独立に行なう
ストアバッフ戸を備えるようになっている。 また、オペレーティングシステム（Ｏ８）等の特権レベ
ルと非特権レベル、又はマルチタスク処理における各タ
スクでメモリの内容が誤ってアクセスされないよう、メ
モリの領域毎にリング情報を持たせ、７０グラム状態語
（ＰＳＷ＞に表示された現在実行中の１０グラムのリン
グ情報と上記メモリの各領域のリング情報との比較によ
りメモリの保護を行なっている。 ストアバッファを持つプロセッサでは、メモリ書込みの
命令でストアバッフ？にアドレス及びデータを書込むと
、それ以降の命令に進み、ストアバッファではバスザイ
クルが空いた時、外部のメモリへの書込みを行なう。こ
の書込みがエラーとなったとき、その例外処理要求は後
続の命令に非同期に発生する。上記メモリへの書込みの
例外処理要求の発生の際に後続の命令でも別の例外処理
要求が発生したとき、両者の優先順序を考える必要があ
る。 〔従来の技術〕 ストアバッファを用いてメモリ書込みの処理を命令処理
と切放した場合、エラー発生時にメモリ書込みの命令を
最初からやり直すことは不可能である。そこでストアバ
ッファでの処理中にエラーを検出した時は、メモリ書込
みの命令の命令アドレス、オペランドアドレス、オペラ
ンドデータ、オペランドアクセスのｖＩＩＩｌ情報等を
Ｐｓｗや復帰先命令アドレスと同時に退避し、Ｏ８がエ
ラー原因を取り除いた後上記退避した各種情報に従って
ストアバッファよりメモリへの書込みのみを行なう。上
記オペランドアクセスの制帥情報にはオペランドサイズ
や仮想記憶をリポートする命令でのアドレス変換有無等
が含まれている。 ところで、メモリへの１込みのみを再実行するときリン
グ保護を行なうためのＰｓｗのリング情報は退避された
ＰＳＷの情報を利用している。退避されたｐｓｗ＆；を
復帰先のＰｓｗであるから、ストアバッファでエラーを
検出した時に処理された命令終了時点の値であり、メモ
リ書込みの命令（ストアバッファにデータをセットした
命令）の実行からエラーに処理中断されるまでの間ＰＳ
Ｗのリング情報を変化させてはいけないことになる。 もしリング情報を変化させるとメモリ書込みの再実行の
際にメモリ書込みは許可されないメモリの領域を誤って
アクセスしメモリ内容を破壊する恐れがある。 このために例外処理の優先順位に制限を付けなければな
らない。つまりストアバッファでのエラーを除く別の例
外処理を先に受付けると、上記別の例外処理を実行する
Ｏ８に分岐するためＰＳＷをＯ８用の情報に書換えてし
まい、その後ストアバッフ７で発生した例外処理で退避
されるＰＳＷは上記Ｏ８用の情報となっておりメモリ書
込みを実行したときのリング情報は残っていない。 〔発明が解決しようとする課題〕 例外処理の優先順位に制限を付けることはＰＳＷのリン
グ情報を変更する命令が出現したときストアバッファが
空くのを持たねばならないため処理速度が低下し、他の
優先されるべき例外処理が出現したときこれを優先でき
ないという矛盾が生じるという日照がある。 例えば、命令コードの基本長が２バイトで命令アドレス
は必ず偶数アドレスを指さなければならないものとする
。このプロセッサで分岐命令で指定された分岐アドレス
が奇数の場合の例外処理で退避される情報として、分岐
命令アドレス、不当な分岐先アドレスが必要である。上
記の例外処理と同時に発生したストアバッフ？でのエラ
ーに対する例外処理を先に受付けるとすれば、不当命令
アドレスはストアバッファの例外処理のための退避情報
となってしまう。 本発明は上記の点に鑑みなされたもので、処理速度が向
上し、割込・例外処理をその優先順位に従ってｉｌＪ限
なく行なえるプロセッサを！Ｒ供することを目的とする
。 （課題を解決するための手段〕 本発明のプロセッサは、 メモリ書込みを後続の命令処理と独立して行なうためメ
モリのアドレス及び書込みデータを格納するストアバッ
ファ （２６）と、 リング保護用のリング情報を含む実行中のプログラムの
状態を示すプログラム状！語を記憶したプログラム状１
１語記憶手段（２５）と、割込又は例外の発生によりプ
ログラムを中断し割込・例外処理を行ない、中断したプ
ログラムに復帰するための情報をメモリの退避領域に格
納する割込・例外１３１０手段（２３）とを有するプロ
セッサにおいて、 ストアバッファ（２６）に、命令でメモリ書込みを指定
した時の実行時のプログラム状８語記憶手段（２５）の
リング情報を格納するリング情報格納領域（４０）を設
け、 退避領域に、メモリ書込みで例外が発生したときストア
バッフｙ （２６＞のリング情報格納領域（４０）のリ
ング情報を退避するリング情報退避領域（６０）を設け
る。 （作用） 本発明においてはストアバッフ戸（２６）にリング情報
格納領域（４０）を設け、オペランドアドレス及び書込
みデータのセットと共にプログラム状１！ｔ１．（２５
）のリング情報が上記リング情報格納領域（４０）にセ
ットされるため、ストアバッフｙ （２６）を用いた書
込みの実行中であっても後続命令の処理又は後続命令の
処理に起因する割込・例外処理を行なうために自由にプ
ログラム状！！１ｉｉ！１（２５）のり、ング情報を変
更でき、割込・例外処理の優先順位に関する制限がなく
なり、ストアバッファを用いた書込みの終了を待つこと
なく後続命令の処理を行なうことができ処理速度が向上
する。 〔実施例〕 第１図は本発明プロセッサであるマイクロブΩセッリの
一実施例の１０ツク図を示す。 同図中、プログラムカウンタ（ＰＣ）１０は現在実行中
のプログラムのアドレスを格納しており、ＰＣｌｏはこ
れとは別に命令プリフェッチ用のカウンタを内蔵してお
り、そのプリフェッチのプログラムアドレスがメモリ管
理装置（ＭＭＵ）”１１及び命令側アドレス変換回路１
２に供給される。 命令側アドレス変換回路１２で得られた物理アドレスが
命令キャッシュ１３内に存在しなければ、ＭＭＵｌｌは
内部バス１４．外部バスアクセス制御部１５を介して外
部バス１６に接続されたメモリ（図示せず）をアクセス
し、得られた命令を命令キャッシュ１３に取込む。命令
キャッシュ１３より読出された命令は命令デコーダ１７
でデコードされ、マイクロアドレスが得られる。 マイクロプログラム１９はマイクロアドレスの指定によ
り演算部２０．レジスタファイル２１の動作を制御する
。またマイクロプログラム１９は例外処理時のプロセッ
サの内部状態のメモリへの退避処理及びメモリからの新
ｐｓｗ、新ＰＣの読出処理をｉｌｍ）するマイクロ処理
ルーチンを有している。メモリアクセス制ａｎ路２２は
アクセス要求の発生及びアクセスの方向とサイズ等の制
御を行なう。この例外処理のマイクロ処理ルーチンは割
込・例外制御回路２３からのマイクロアドレスによって
指定される。Ｗ４込・例外１１Ｊａ回路２３は端子２４
よりの外部割込要求、及び命令デコーダ１７よりの未定
義命令検出等の例外処理要求、及びＭＭＵｌｌよりのア
ドレス変換例外やバスアクセス例外等の例外処理要求、
及び演算部２０よりのゼロ除算例外等の例外処理要求が
供給され、これらの割込及び例外処理要求に対して優先
度の判定及びマイクロアドレスの発生を行なっている。 ＰＳＷ２５は現在実行中のプログラムに関するもので、
第２図に示す構成であり、メモリアクセスの権利等を示
すリング情報（ＲＩＮＧ）３０゜仮想記憶をザボートす
るブロセッザでのアドレス変換＄１３１９モード（Ａ
−ｒ ： Ａ ｄｄｒｅｓｓ Ｔ ｒａｎｓｌａｔｉ
ｏｎ）３１、割込許可レベルを表示する割込マスク（（
ＭＡ Ｓ Ｋ ： Ｉ ｎｔｅｒｒｕｐｔｉｏｎ Ｍａ
ｓｋ ） ３２ 、演粋の結果から生成される状態フラ
グ（ＣＯＮＤ Ｉ Ｔ ［ＯＮ ＦＬＡＧＳ＞３３等
の情報が含まれている。 上記リング情報３０はＭＭＵｌｌに供給される。 ＭＭＬＩＩＩ内のストアバッファ２６はメモリアクセス
ｌＩＪｗ回路２２およびＰＳＷ２５から端子２７を介し
てアクセス情報を供給され、またオペランドアドレスバ
スにより演算部２０と接続され、さらにデータバスによ
り演算部２０．レジスタファイル２１．ＰＣｌｏ、ＰＳ
Ｗ２５．データキャッシュ２５と接続されている。複数
語構成のストアバッファ２６の各語は第３図に示す如く
、アクセス時のリング情報（ＡＣＣＲｒＮＧ＞４０．７
ドレス変換を行なわないことを示すコード（ＰＡ ：ｐ
ｈｙｓｉｃａｌ Ａｄｄｒｅｓｓ） ４１ 、リード・
ライトの方向を示すコード（ＲＷ ： Ｒｅａｄ ／Ｗ
ｒｉｔｅ） ４２゜オペランドサイズ（８１７：Ｅ）４
２を有すると共にアドレス変換前の論理アドレス及び変
換後の物理アドレス夫々をオペランドアドレス４３．４
４に保持し、また書込みデータ４５を保持する。 ここで、第４図に示す如くアドレス＃Ａのムーブ命令（
ＭＯＶ）でレジスタファイル２１内のレジスタＲＯのデ
ータを外部のメモリに書込む場合、レジスタＲＯのデー
タは演算部２０のデータチエツクにより状態フラグが生
成された後ストアバッファ２６のデータ部４５にセット
される。このとき第３図のリング情報４０にはＰＳＷ２
５より現在のリング情報がセットされ、その他のコード
４１．４２及びオペランドアドレス４３が夫々セットさ
れる。ムーブ命令は非特権命令であり、そのリング情報
の値は例えば「３１である。 ストアバッファ２６に上記の各情報がセットされるとＭ
ＭＵ２６は書込み処理シーケンスを起動し、アドレス変
換モードであればデータ側アドレス変換回路２８で論理
アドレスｏＭＥＭ１に対応する物理アドレスを求め、そ
の物理アドレスによって書込みバスサイクルを起動する
。 上記ストアバッフ？２６のセットによって命令完了とみ
なしＰＣｌｏは次の命令のアドレスを指し、その命令の
マイクロプログラムが実行される。 アドレス＃Ｂの分岐命令（ＢＲＡ）の実行により分岐先
アドレス（ＱＡＤＲ３２が演算部２０で演算される。こ
の分岐先アドレスｏＡＤＲ８２が偶数でなければならな
いのに反して奇数であったとき等、演算部２０は不当ア
ドレス分岐の例外処理要求を発生して割込・例外制御回
路２３に供給する。この例外処理要求が受付けられると
マイクロプログラム１９の例外受付処理によって分岐命
令ＢＲＡの実行直後のｐｓｗ、例外を発生した命令アド
レス（この場合＃Ｂ）等が外部のメモリ上の退避領域に
格納され、例外処理プログラムのＰＳｗ、ｐｃ等が外部
のメモリの所定領域から読出されてＰＳＷ２５．ＰＣｌ
ｏ等にセットされる。これによってＰＳＷ２５のリング
情報は通常処理のリング情報「３」から例外処理を行な
うための特権リング「０」に変更される。 上記メモリ上の退避領域の退ｉｓ報は第５図に示す形式
で、ＰＳＷを格納する旧ＰＳＷ５０．割込・例外の種類
により夫々異なるフォーマットを示すフォーマット情報
５１．ＰＣを格納する旧ＰＣ５２の基本退避情報と、例
外の原因となった命令のＰＣ５３，メモリアクセスに関
する例外のアクセス情報５４１例外となったメモリアク
セスのアドレス５５２例外となったメモリの書込みデー
タ５６の拡張退避情報とよりなる。この拡張退避情報は
割込・例外のフォーマットによって追加される情報であ
る。 このうちメモリアクセスに関する例外のアクセス情報５
４はメモリアクセス関連例外の場合第６図に示す構成で
あり、アクセス時のリング情報（ＡＣＣＲＩＮＧ）６０
．アドレス変換を行なわないことを示すコード（ＰＡ）
６１．リード・ライトの方向を示すコード（ＲＷ）６２
．書込みの再実行を指示するコード（ＷＲ： Ｗｒｉｔ
ｅ Ｒｅｔｒｙ）６３．１ベランド＋ｊイ：Ｘ （Ｓ
ＩＺＥ）６４．Ｉ５−に関する詳細な原因コード等の
エラー情報（ＥＲＲＯＲＩＮＦＯＭＡＴＩＯＮ）６５が
含まれている。 第４図に示す如く、不当アドレス分岐の例外受付処理の
実行中の時刻ｔｌでメモリ書込みによる例外が検出され
ると、不当アドレス分岐の例外受付処理が終了した直後
の時刻ｔ２からメモリ書込みの例外受付処理が開始され
る。 このメモリー込みの例外受付処理ではその例外処理要求
が発生した時点でのＰＳＷ即ち時刻ｔ２のＰＳＷ２５の
値と、例外処理後Ｗ帰すべきアドレス即ち不当アドレス
分岐例外処理プログラムの先頭命令の７ドレス即ち時刻
ｔ２のＰＣｌｏの値と、例外の原因となった命令のアド
レス＃Ａと、ストアバッファ２６よりの書込み処理シー
ケンス起動時のリング情報４０．コード４１．オペラン
ドサイズ４２．オペランドアドレス４３．書込みデータ
４５とを外部メモリの退避領域に格納し、この後メモリ
上の所定の領域から読出したメモリ層込みの例外処理用
のｐｓｗ、ｐｃをＰＳＷ２５゜ｐｃｉｏにセットする。 ここで旧ＰＳＷ５０には不当アドレス分岐の例外受付処
理による特権リング「０」が退避されるが、メモリアク
セスに関する例外のアクセス情報５４内のリング情報６
０にはストアバッフ７２６のリング情報４０に保持され
ていた通常のリングの値「３」が退避される。 時刻ｔｓで上記例外受付処理が終了すると、ＰＣｌｏの
示すアドレスからメモリ書込みの例外処理プログラムが
実行され、その最後で中断された処理に復帰する命令の
実行により復帰シーケンスが起動される。復帰シーケン
スでは第５図の退避領域から旧ＰＳＷ５０．旧ＰＣ５２
をＰＳＷ２５゜ｐｃｉｏ夫々に復帰させ、かつ拡張退避
情報をストアバッフ７２６等に復帰させる。 これによって時刻ｔ４からＰＣｌｏの指示する不当アド
レス分岐例外処理プログラムが実行されると共に、スト
アバッファ２６の情報によるメモリの書込みの再実行が
行なわれる。このとき、メモリ書込みのリング情報はＰ
ＳＷ２５のリング情報の１ｌｒＯＪとは無関係に退避領
域からストアバッファ２６に復帰されたリング情報４０
の値１゛３」である、従つて時刻ｔｓ、ｊｎ［Ｉの例外
処理でエラー原因が解決されてさえいれば履込み実行は
正しく終了し、誤ってメモリ内容を破壊する恐れはまっ
たくない。また再び例外が検出されてもストアバッファ
２６のリング情報４０に持つリング情報は初めて書込み
を行なった時のリング情報であるため何度でも書込み再
実行を行なうことができる。 また、分岐アドレス例外処理プログラムの最後で中断さ
れた処理に復帰する命令が実行されて分岐先のアドレス
＃Ｃの命令の実行に移行したり、場合によってはアボー
ドする。 このように、スト７バツフ７２６にアクセス時のリング
情報４０を設け、オペランドアドレス及び塵込みデータ
のセットと共にＰＳＷ２５のリング情報３０あるいは■
込再実行の場合退避情報のリング情報６０が上記リング
情報４０にセットされるため、ストアバッファ２６を用
いた書込みの実行中であっても後続命令の処理又は後続
命令の処理に起因する割込・例外処理を行なうために自
由にＰＳＷ２５のリング情報を変更でき、割込・例外処
理の優先順位に関する制限がなくなり、ストアバッファ
を用いた書込みの終了を持つことなく後続命令の処理を
行なうことができ処理速度が向上する。 （発明の効果） 上述の如く、本発明のマイクロプロセッサによれば、処
理速度が向上し、割込・例外処理をその優先順佼に従っ
て制限なく行なうことができ、実用上きわめて有用であ
る。
独立して行なうプロセッサに関し、処理速度が向上し、
割込・例外処理をその優先順位に従って制限なく行ない
えることを目的とし、メモリ書込みを後続の命令処理と
独立して行なうためメモリのアドレス及び書込みデータ
を格納するストアバッファと、リング保護用のリング情
報を含む実行中のプログラムの状態を示すプログラム状
態語を記憶したプログラム状１１語記憶手段と、割込又
は例外の発生によりプログラムを中断し割込・例外処理
を行ない、中断したプログラムに１帰するための情報を
メモリの退避領域に格納する割込・例外ｔＵａ手段とを
有するプロセッサにおいて、該ストアバッファに、命令
でメモリ書込みを指定した時の該プログラム状態語記憶
手段のリング情報を格納するリング情報格納領域を設け
、該退避領域に、メモリ書込みで例外が発生したとき該
ストアバッファのリング情報格納領域のリング情報を退
避するリング情報退避領域を設は構成する。 〔産業上の利用分野〕 本発明はプロセッサに関し、ストアバッファを用いてメ
モリ書込みを他の命令処理と独立して行なうプロセッサ
に関する。 近年、マイクロブ０セツザの高速化及び高機能化が進み
、演算処理速度に比して外部のメモリをアクセスするに
要する時間が長いため、内蔵４−ヤッシュを持ったもの
や、外部のメモリへの書込みを命令処理と独立に行なう
ストアバッフ戸を備えるようになっている。 また、オペレーティングシステム（Ｏ８）等の特権レベ
ルと非特権レベル、又はマルチタスク処理における各タ
スクでメモリの内容が誤ってアクセスされないよう、メ
モリの領域毎にリング情報を持たせ、７０グラム状態語
（ＰＳＷ＞に表示された現在実行中の１０グラムのリン
グ情報と上記メモリの各領域のリング情報との比較によ
りメモリの保護を行なっている。 ストアバッファを持つプロセッサでは、メモリ書込みの
命令でストアバッフ？にアドレス及びデータを書込むと
、それ以降の命令に進み、ストアバッファではバスザイ
クルが空いた時、外部のメモリへの書込みを行なう。こ
の書込みがエラーとなったとき、その例外処理要求は後
続の命令に非同期に発生する。上記メモリへの書込みの
例外処理要求の発生の際に後続の命令でも別の例外処理
要求が発生したとき、両者の優先順序を考える必要があ
る。 〔従来の技術〕 ストアバッファを用いてメモリ書込みの処理を命令処理
と切放した場合、エラー発生時にメモリ書込みの命令を
最初からやり直すことは不可能である。そこでストアバ
ッファでの処理中にエラーを検出した時は、メモリ書込
みの命令の命令アドレス、オペランドアドレス、オペラ
ンドデータ、オペランドアクセスのｖＩＩＩｌ情報等を
Ｐｓｗや復帰先命令アドレスと同時に退避し、Ｏ８がエ
ラー原因を取り除いた後上記退避した各種情報に従って
ストアバッファよりメモリへの書込みのみを行なう。上
記オペランドアクセスの制帥情報にはオペランドサイズ
や仮想記憶をリポートする命令でのアドレス変換有無等
が含まれている。 ところで、メモリへの１込みのみを再実行するときリン
グ保護を行なうためのＰｓｗのリング情報は退避された
ＰＳＷの情報を利用している。退避されたｐｓｗ＆；を
復帰先のＰｓｗであるから、ストアバッファでエラーを
検出した時に処理された命令終了時点の値であり、メモ
リ書込みの命令（ストアバッファにデータをセットした
命令）の実行からエラーに処理中断されるまでの間ＰＳ
Ｗのリング情報を変化させてはいけないことになる。 もしリング情報を変化させるとメモリ書込みの再実行の
際にメモリ書込みは許可されないメモリの領域を誤って
アクセスしメモリ内容を破壊する恐れがある。 このために例外処理の優先順位に制限を付けなければな
らない。つまりストアバッファでのエラーを除く別の例
外処理を先に受付けると、上記別の例外処理を実行する
Ｏ８に分岐するためＰＳＷをＯ８用の情報に書換えてし
まい、その後ストアバッフ７で発生した例外処理で退避
されるＰＳＷは上記Ｏ８用の情報となっておりメモリ書
込みを実行したときのリング情報は残っていない。 〔発明が解決しようとする課題〕 例外処理の優先順位に制限を付けることはＰＳＷのリン
グ情報を変更する命令が出現したときストアバッファが
空くのを持たねばならないため処理速度が低下し、他の
優先されるべき例外処理が出現したときこれを優先でき
ないという矛盾が生じるという日照がある。 例えば、命令コードの基本長が２バイトで命令アドレス
は必ず偶数アドレスを指さなければならないものとする
。このプロセッサで分岐命令で指定された分岐アドレス
が奇数の場合の例外処理で退避される情報として、分岐
命令アドレス、不当な分岐先アドレスが必要である。上
記の例外処理と同時に発生したストアバッフ？でのエラ
ーに対する例外処理を先に受付けるとすれば、不当命令
アドレスはストアバッファの例外処理のための退避情報
となってしまう。 本発明は上記の点に鑑みなされたもので、処理速度が向
上し、割込・例外処理をその優先順位に従ってｉｌＪ限
なく行なえるプロセッサを！Ｒ供することを目的とする
。 （課題を解決するための手段〕 本発明のプロセッサは、 メモリ書込みを後続の命令処理と独立して行なうためメ
モリのアドレス及び書込みデータを格納するストアバッ
ファ （２６）と、 リング保護用のリング情報を含む実行中のプログラムの
状態を示すプログラム状！語を記憶したプログラム状１
１語記憶手段（２５）と、割込又は例外の発生によりプ
ログラムを中断し割込・例外処理を行ない、中断したプ
ログラムに復帰するための情報をメモリの退避領域に格
納する割込・例外１３１０手段（２３）とを有するプロ
セッサにおいて、 ストアバッファ（２６）に、命令でメモリ書込みを指定
した時の実行時のプログラム状８語記憶手段（２５）の
リング情報を格納するリング情報格納領域（４０）を設
け、 退避領域に、メモリ書込みで例外が発生したときストア
バッフｙ （２６＞のリング情報格納領域（４０）のリ
ング情報を退避するリング情報退避領域（６０）を設け
る。 （作用） 本発明においてはストアバッフ戸（２６）にリング情報
格納領域（４０）を設け、オペランドアドレス及び書込
みデータのセットと共にプログラム状１！ｔ１．（２５
）のリング情報が上記リング情報格納領域（４０）にセ
ットされるため、ストアバッフｙ （２６）を用いた書
込みの実行中であっても後続命令の処理又は後続命令の
処理に起因する割込・例外処理を行なうために自由にプ
ログラム状！！１ｉｉ！１（２５）のり、ング情報を変
更でき、割込・例外処理の優先順位に関する制限がなく
なり、ストアバッファを用いた書込みの終了を待つこと
なく後続命令の処理を行なうことができ処理速度が向上
する。 〔実施例〕 第１図は本発明プロセッサであるマイクロブΩセッリの
一実施例の１０ツク図を示す。 同図中、プログラムカウンタ（ＰＣ）１０は現在実行中
のプログラムのアドレスを格納しており、ＰＣｌｏはこ
れとは別に命令プリフェッチ用のカウンタを内蔵してお
り、そのプリフェッチのプログラムアドレスがメモリ管
理装置（ＭＭＵ）”１１及び命令側アドレス変換回路１
２に供給される。 命令側アドレス変換回路１２で得られた物理アドレスが
命令キャッシュ１３内に存在しなければ、ＭＭＵｌｌは
内部バス１４．外部バスアクセス制御部１５を介して外
部バス１６に接続されたメモリ（図示せず）をアクセス
し、得られた命令を命令キャッシュ１３に取込む。命令
キャッシュ１３より読出された命令は命令デコーダ１７
でデコードされ、マイクロアドレスが得られる。 マイクロプログラム１９はマイクロアドレスの指定によ
り演算部２０．レジスタファイル２１の動作を制御する
。またマイクロプログラム１９は例外処理時のプロセッ
サの内部状態のメモリへの退避処理及びメモリからの新
ｐｓｗ、新ＰＣの読出処理をｉｌｍ）するマイクロ処理
ルーチンを有している。メモリアクセス制ａｎ路２２は
アクセス要求の発生及びアクセスの方向とサイズ等の制
御を行なう。この例外処理のマイクロ処理ルーチンは割
込・例外制御回路２３からのマイクロアドレスによって
指定される。Ｗ４込・例外１１Ｊａ回路２３は端子２４
よりの外部割込要求、及び命令デコーダ１７よりの未定
義命令検出等の例外処理要求、及びＭＭＵｌｌよりのア
ドレス変換例外やバスアクセス例外等の例外処理要求、
及び演算部２０よりのゼロ除算例外等の例外処理要求が
供給され、これらの割込及び例外処理要求に対して優先
度の判定及びマイクロアドレスの発生を行なっている。 ＰＳＷ２５は現在実行中のプログラムに関するもので、
第２図に示す構成であり、メモリアクセスの権利等を示
すリング情報（ＲＩＮＧ）３０゜仮想記憶をザボートす
るブロセッザでのアドレス変換＄１３１９モード（Ａ
−ｒ ： Ａ ｄｄｒｅｓｓ Ｔ ｒａｎｓｌａｔｉ
ｏｎ）３１、割込許可レベルを表示する割込マスク（（
ＭＡ Ｓ Ｋ ： Ｉ ｎｔｅｒｒｕｐｔｉｏｎ Ｍａ
ｓｋ ） ３２ 、演粋の結果から生成される状態フラ
グ（ＣＯＮＤ Ｉ Ｔ ［ＯＮ ＦＬＡＧＳ＞３３等
の情報が含まれている。 上記リング情報３０はＭＭＵｌｌに供給される。 ＭＭＬＩＩＩ内のストアバッファ２６はメモリアクセス
ｌＩＪｗ回路２２およびＰＳＷ２５から端子２７を介し
てアクセス情報を供給され、またオペランドアドレスバ
スにより演算部２０と接続され、さらにデータバスによ
り演算部２０．レジスタファイル２１．ＰＣｌｏ、ＰＳ
Ｗ２５．データキャッシュ２５と接続されている。複数
語構成のストアバッファ２６の各語は第３図に示す如く
、アクセス時のリング情報（ＡＣＣＲｒＮＧ＞４０．７
ドレス変換を行なわないことを示すコード（ＰＡ ：ｐ
ｈｙｓｉｃａｌ Ａｄｄｒｅｓｓ） ４１ 、リード・
ライトの方向を示すコード（ＲＷ ： Ｒｅａｄ ／Ｗ
ｒｉｔｅ） ４２゜オペランドサイズ（８１７：Ｅ）４
２を有すると共にアドレス変換前の論理アドレス及び変
換後の物理アドレス夫々をオペランドアドレス４３．４
４に保持し、また書込みデータ４５を保持する。 ここで、第４図に示す如くアドレス＃Ａのムーブ命令（
ＭＯＶ）でレジスタファイル２１内のレジスタＲＯのデ
ータを外部のメモリに書込む場合、レジスタＲＯのデー
タは演算部２０のデータチエツクにより状態フラグが生
成された後ストアバッファ２６のデータ部４５にセット
される。このとき第３図のリング情報４０にはＰＳＷ２
５より現在のリング情報がセットされ、その他のコード
４１．４２及びオペランドアドレス４３が夫々セットさ
れる。ムーブ命令は非特権命令であり、そのリング情報
の値は例えば「３１である。 ストアバッファ２６に上記の各情報がセットされるとＭ
ＭＵ２６は書込み処理シーケンスを起動し、アドレス変
換モードであればデータ側アドレス変換回路２８で論理
アドレスｏＭＥＭ１に対応する物理アドレスを求め、そ
の物理アドレスによって書込みバスサイクルを起動する
。 上記ストアバッフ？２６のセットによって命令完了とみ
なしＰＣｌｏは次の命令のアドレスを指し、その命令の
マイクロプログラムが実行される。 アドレス＃Ｂの分岐命令（ＢＲＡ）の実行により分岐先
アドレス（ＱＡＤＲ３２が演算部２０で演算される。こ
の分岐先アドレスｏＡＤＲ８２が偶数でなければならな
いのに反して奇数であったとき等、演算部２０は不当ア
ドレス分岐の例外処理要求を発生して割込・例外制御回
路２３に供給する。この例外処理要求が受付けられると
マイクロプログラム１９の例外受付処理によって分岐命
令ＢＲＡの実行直後のｐｓｗ、例外を発生した命令アド
レス（この場合＃Ｂ）等が外部のメモリ上の退避領域に
格納され、例外処理プログラムのＰＳｗ、ｐｃ等が外部
のメモリの所定領域から読出されてＰＳＷ２５．ＰＣｌ
ｏ等にセットされる。これによってＰＳＷ２５のリング
情報は通常処理のリング情報「３」から例外処理を行な
うための特権リング「０」に変更される。 上記メモリ上の退避領域の退ｉｓ報は第５図に示す形式
で、ＰＳＷを格納する旧ＰＳＷ５０．割込・例外の種類
により夫々異なるフォーマットを示すフォーマット情報
５１．ＰＣを格納する旧ＰＣ５２の基本退避情報と、例
外の原因となった命令のＰＣ５３，メモリアクセスに関
する例外のアクセス情報５４１例外となったメモリアク
セスのアドレス５５２例外となったメモリの書込みデー
タ５６の拡張退避情報とよりなる。この拡張退避情報は
割込・例外のフォーマットによって追加される情報であ
る。 このうちメモリアクセスに関する例外のアクセス情報５
４はメモリアクセス関連例外の場合第６図に示す構成で
あり、アクセス時のリング情報（ＡＣＣＲＩＮＧ）６０
．アドレス変換を行なわないことを示すコード（ＰＡ）
６１．リード・ライトの方向を示すコード（ＲＷ）６２
．書込みの再実行を指示するコード（ＷＲ： Ｗｒｉｔ
ｅ Ｒｅｔｒｙ）６３．１ベランド＋ｊイ：Ｘ （Ｓ
ＩＺＥ）６４．Ｉ５−に関する詳細な原因コード等の
エラー情報（ＥＲＲＯＲＩＮＦＯＭＡＴＩＯＮ）６５が
含まれている。 第４図に示す如く、不当アドレス分岐の例外受付処理の
実行中の時刻ｔｌでメモリ書込みによる例外が検出され
ると、不当アドレス分岐の例外受付処理が終了した直後
の時刻ｔ２からメモリ書込みの例外受付処理が開始され
る。 このメモリー込みの例外受付処理ではその例外処理要求
が発生した時点でのＰＳＷ即ち時刻ｔ２のＰＳＷ２５の
値と、例外処理後Ｗ帰すべきアドレス即ち不当アドレス
分岐例外処理プログラムの先頭命令の７ドレス即ち時刻
ｔ２のＰＣｌｏの値と、例外の原因となった命令のアド
レス＃Ａと、ストアバッファ２６よりの書込み処理シー
ケンス起動時のリング情報４０．コード４１．オペラン
ドサイズ４２．オペランドアドレス４３．書込みデータ
４５とを外部メモリの退避領域に格納し、この後メモリ
上の所定の領域から読出したメモリ層込みの例外処理用
のｐｓｗ、ｐｃをＰＳＷ２５゜ｐｃｉｏにセットする。 ここで旧ＰＳＷ５０には不当アドレス分岐の例外受付処
理による特権リング「０」が退避されるが、メモリアク
セスに関する例外のアクセス情報５４内のリング情報６
０にはストアバッフ７２６のリング情報４０に保持され
ていた通常のリングの値「３」が退避される。 時刻ｔｓで上記例外受付処理が終了すると、ＰＣｌｏの
示すアドレスからメモリ書込みの例外処理プログラムが
実行され、その最後で中断された処理に復帰する命令の
実行により復帰シーケンスが起動される。復帰シーケン
スでは第５図の退避領域から旧ＰＳＷ５０．旧ＰＣ５２
をＰＳＷ２５゜ｐｃｉｏ夫々に復帰させ、かつ拡張退避
情報をストアバッフ７２６等に復帰させる。 これによって時刻ｔ４からＰＣｌｏの指示する不当アド
レス分岐例外処理プログラムが実行されると共に、スト
アバッファ２６の情報によるメモリの書込みの再実行が
行なわれる。このとき、メモリ書込みのリング情報はＰ
ＳＷ２５のリング情報の１ｌｒＯＪとは無関係に退避領
域からストアバッファ２６に復帰されたリング情報４０
の値１゛３」である、従つて時刻ｔｓ、ｊｎ［Ｉの例外
処理でエラー原因が解決されてさえいれば履込み実行は
正しく終了し、誤ってメモリ内容を破壊する恐れはまっ
たくない。また再び例外が検出されてもストアバッファ
２６のリング情報４０に持つリング情報は初めて書込み
を行なった時のリング情報であるため何度でも書込み再
実行を行なうことができる。 また、分岐アドレス例外処理プログラムの最後で中断さ
れた処理に復帰する命令が実行されて分岐先のアドレス
＃Ｃの命令の実行に移行したり、場合によってはアボー
ドする。 このように、スト７バツフ７２６にアクセス時のリング
情報４０を設け、オペランドアドレス及び塵込みデータ
のセットと共にＰＳＷ２５のリング情報３０あるいは■
込再実行の場合退避情報のリング情報６０が上記リング
情報４０にセットされるため、ストアバッファ２６を用
いた書込みの実行中であっても後続命令の処理又は後続
命令の処理に起因する割込・例外処理を行なうために自
由にＰＳＷ２５のリング情報を変更でき、割込・例外処
理の優先順位に関する制限がなくなり、ストアバッファ
を用いた書込みの終了を持つことなく後続命令の処理を
行なうことができ処理速度が向上する。 （発明の効果） 上述の如く、本発明のマイクロプロセッサによれば、処
理速度が向上し、割込・例外処理をその優先順佼に従っ
て制限なく行なうことができ、実用上きわめて有用であ
る。
第１図は本発明のマイクロプロセッサのブロック図、
第２図はＰＳＷを示す図、
第３図はストアバッファの金詰の情報を示す図、第４図
は本発明のマイクロプロセッサの動作シーケンスを示す
図、 第５図は退避情報の形式を示す図、 第６図はメモリアクセスに関する例外のアクセス情報を
示す図である。 ２６はストアバッファ、 ３０．６０．４０はリング情報、 ４３．４４はオペランドアドレス、 ４５は書込みデータ、 ５４はアクセス情報 を示す。
は本発明のマイクロプロセッサの動作シーケンスを示す
図、 第５図は退避情報の形式を示す図、 第６図はメモリアクセスに関する例外のアクセス情報を
示す図である。 ２６はストアバッファ、 ３０．６０．４０はリング情報、 ４３．４４はオペランドアドレス、 ４５は書込みデータ、 ５４はアクセス情報 を示す。
Claims (1)
- 【特許請求の範囲】 メモリ書込みを後続の命令処理と独立して行なうためメ
モリのアドレス及び書込みデータを格納するストアバッ
ファ（２６）と、 リング保護用のリング情報を含む実行中のプログラムの
状態を示すプログラム状態語を記憶したプログラム状態
語記憶手段（２５）と、 割込又は例外の発生によりプログラムを中断し割込・例
外処理を行ない、中断したプログラムに復帰するための
情報をメモリの退避領域に格納する割込・例外制御手段
（２３）とを有するプロセッサにおいて、 該ストアバッファ（２６）に、命令でメモリ書込みを指
定した実行時の該プログラム状態語記憶手段（２５）の
リング情報を格納するリング情報格納領域（４０）を設
け、 該退避領域に、メモリ書込みで例外が発生したとき該ス
トアバッファ（２６）のリング情報格納領域（４０）の
リング情報を退避するリング情報退避領域（６０）を設
けたことを特徴とするプロセッサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031914A JP2562838B2 (ja) | 1989-02-10 | 1989-02-10 | プロセッサ及びストアバッファ制御方法 |
| EP90301338A EP0382529B1 (en) | 1989-02-10 | 1990-02-08 | Microprocessor having store buffer |
| DE69020750T DE69020750T2 (de) | 1989-02-10 | 1990-02-08 | Mikroprozessor mit Speicherpuffer. |
| KR1019900001628A KR930002324B1 (ko) | 1989-02-10 | 1990-02-10 | 기억버퍼를 갖는 마이크로 프로세서 |
| US07/899,946 US5201052A (en) | 1989-02-10 | 1992-06-17 | System for transferring first and second ring information from program status word register and store buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031914A JP2562838B2 (ja) | 1989-02-10 | 1989-02-10 | プロセッサ及びストアバッファ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02211561A true JPH02211561A (ja) | 1990-08-22 |
| JP2562838B2 JP2562838B2 (ja) | 1996-12-11 |
Family
ID=12344249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031914A Expired - Fee Related JP2562838B2 (ja) | 1989-02-10 | 1989-02-10 | プロセッサ及びストアバッファ制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0382529B1 (ja) |
| JP (1) | JP2562838B2 (ja) |
| KR (1) | KR930002324B1 (ja) |
| DE (1) | DE69020750T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006522375A (ja) * | 2002-12-12 | 2006-09-28 | エイアールエム リミテッド | データ処理システムにおける処理動作マスキング |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000019803A (ko) * | 1998-09-15 | 2000-04-15 | 윤종용 | 멀티 타스킹 운영체계 환경에서의 예외처리 장치 및 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3858182A (en) * | 1972-10-10 | 1974-12-31 | Digital Equipment Corp | Computer program protection means |
| JPH0644245B2 (ja) * | 1983-12-29 | 1994-06-08 | 富士通株式会社 | ストアバッファ装置 |
-
1989
- 1989-02-10 JP JP1031914A patent/JP2562838B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-08 EP EP90301338A patent/EP0382529B1/en not_active Expired - Lifetime
- 1990-02-08 DE DE69020750T patent/DE69020750T2/de not_active Expired - Fee Related
- 1990-02-10 KR KR1019900001628A patent/KR930002324B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006522375A (ja) * | 2002-12-12 | 2006-09-28 | エイアールエム リミテッド | データ処理システムにおける処理動作マスキング |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0382529A2 (en) | 1990-08-16 |
| DE69020750T2 (de) | 1995-11-23 |
| EP0382529A3 (en) | 1992-01-22 |
| DE69020750D1 (de) | 1995-08-17 |
| JP2562838B2 (ja) | 1996-12-11 |
| KR930002324B1 (ko) | 1993-03-29 |
| KR900013394A (ko) | 1990-09-05 |
| EP0382529B1 (en) | 1995-07-12 |
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