JPH04153850A - ムーブインバッファ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ キャンシュ及び該キャンシュへ書き込むデータを保持す
るムーブインバッファを備え、スワップ方式によりデー
タを書き込む計算機におけるムーブインバッファ制御方
式に関し キャッシュミスが発生した時、ムーブインバッファにム
ーブイン中であっても効率的なフェッチ／ストア動作を
実現できるムーブインバッファ制御方式を提供すること
を目的とし。

ムーブインバッファの各領域に対応した有効フラグ保持
手段を設け、ストアデータのキャシュミス時に主記憶装
置からのムーブインデータをムーブインバッファに書き
込む前に前記ストアデータを書き込むと共に書き込んだ
領域に対応する有効フラグをセットし、ストア終了後に
有効フラグがセットされてない領域にのみ主記憶装置か
らのムーブインデータをムーブインバッファへ書き込む
よう構成する。

［産業上の利用分野］ 本発明はキャッシュ及び該キャッシュへ書き込むデータ
を保持するムーブインバッファを備えスワップ方式によ
りデータを書き込む計算機におけるムーブインバッファ
制御方式に関する。

近年、ＣＰＵの動作速度と主記憶装置の動作速度の違い
が大きくなり、はとんどの計算機で高速で動作するキャ
ッシュメモリを備えるようになっている。また、キャッ
シュメモリへのデータ書き込み（ムーブインという）中
にも、キャッシュへのアクセスが可能なようにムーブイ
ンバッファ（ＭＩＢ）を設ける計算機が多い。

ところが、プログラムの局所性から、ムーブインバッフ
ァへのムーブイン中のブロックに対し。

次の要求が来る動作が多く発生したり、キャッシュ容量
の増加等からキャッシュのブロックサイズが大きくなっ
てムーブインが終了するまでの時間が増える等の、キャ
ッシュミスの場合に発生する不都合が増大している。

［従来の技術］ 第５図は従来例の構成図、第６図：よ従来例のタイムチ
ャートである。

第５図において、２０はタグアドレスレジスタ２１はタ
グメモリ、２２はムーブインバッファアドレスレジスタ
（ＭＩＢＡＲ）、２３．２４は比較回路、２５はキャッ
シュアドレスレジスタ（ＣＡＲ）、２６，２８．３０は
セレクタ、２７はキャッシュメモリ（ＣＡＣＨＥ）、２
９はストアバッファ　３１はムーブインバッファ（ＭＩ
Ｂ）である。

この従来例の構成の動作を説明すると、演算装置（図示
せず）からのアドレスを指定してフェッチ（読み出し）
またはストア（書き込み）が指定される。アドレスはタ
グアドレスレジスタ（ＴＡＲ）２０にセットされ、その
下位アドレスがタグメモリ２１に供給される。タグメモ
リからの続出しデータとＴＡＲ２０の上位アドレスとが
比較回路２３で比較され、一致すると、キヤ・７シユヒ
ツト出力が発生する。

フェッチの場合、ＴＡＲ２０からキャノンニアドレスレ
ジスタ（ＣＡＲ）２５に供給されたアドレスによりキャ
ッシュメモリ２７が読み出されてセレクタ２８（この時
、ＭＩＢヒツトの出力が発生してないのでキャンシュの
出力を選択）からフェッチデータが得られる。

もし、フェッチすべきデータがキャッシュにない場合（
キャンシュヒントが発生しない場合）主記憶装置（図示
せず）に対しデータを要求する（ムーブイン要求という
）。この場合、主記憶装置から送られるデータはムーブ
インバッファ（ＭＩＢ）３１に格納される。なお、ムー
ブインバッファ３１は、キャッシュメモリ２７へのアク
セス動作と主記憶装置からのデータ入力を同時に動作で
きるために設けられている。

主記憶装置からムーブインバッファ３１へ送られるデー
タは　キャッシュの１ブロック単位で処理される。６４
バイトが１ブロツクの場合、８バイトずつ８回の転送が
行われる。ムーブインバッファ３１に格納されたデータ
は２次のキャッシュミスの初めに、キャッシュインの動
作によりキャッシュメモリ２７に書き込まれる。なお、
ムーブインバッファ３１にデータが格納された時に、そ
のデータのアドレスはムーブインバッファアドレスレジ
スタ（ＭＩＢＡＲ）２２に格納される。そのため、演算
装置からフェッチ要求のあったアドレスと、ＭＩＢＡＲ
２２の内容とが照合された時比較回路２４で一致が検出
されるとＭＴＢヒントとなって、セレクタ２Ｂが切替え
られ　ムーブインバッファ３１の内容がフェッチデータ
として演算装置に出力される。

ストアの場合を説明すると、この従来例ではスワップ方
式を採用し、キャッシュメモリ上だけで書き込みを完了
させ、キヤノンユからブロックが追い出す時に主記憶装
置に書き込まれるものとする。ストアのアドレスがＴＡ
Ｒ２０にセットされて、タグメモリ２１とＭＩＢＡＲ２
２の内容と比較されて、タグメモリ２１の内容と一致（
キャッシュヒント）すると、ストアデータ（図の右上）
がセレクタ２６を介してキャッシュメモリ２７に格納さ
れて処理が終了する。ＭＩＢＡＲ２２の内容ト一致（Ｍ
　Ｉ　Ｂ　ヒツト）すると、ムーブインバッファ３１に
ストアデータが格納されて処理が終了する。

キャツシュヒツトもＭｒＢヒントもしなかった場合、主
記憶装置ヘムーブイン要求が発生するがこの時ムーブイ
ンバッファ３１に他のブロックが存在すると、ムーブイ
ンバッファ３１の内容をキャッシュインして、ＭＩＢを
空きにして主記憶装置からのデータを待つ。

第６図はキャッシュメモリ、ムーブインバッファの何れ
にもストアアドレスのデータが格納されてない場合で、
ムーブインバッファに他のデータが格納されていた場合
のタイムチャートである。

この場合、キャッシュミスしたストア要求は。

ストアバッファ（ＳＴＢＦ）２９ヘスドアすべきデータ
をセットすることにより終了するが１次のムーブイン中
のプロνりへのアクセスは、ムーブインが終了するまで
動作できない。すなわち、キャッシュミスして主記憶装
置からのムーブインデータがすべてムーブインバッファ
３１へ書き込まれるまでの間、第５図の左下に示すＭＩ
Ｂビジーフラグ（フリップフロップ）はオンとなり、ム
ーブインバッファ３１へのアクセスは禁出される。

また、５ＴＢＦ２９からムーブインバッファ３１への実
際のストアも、ＭＩＢビジーフラグがオフになるまで待
たされる。

［発明が解決しようとする課題］ 上記した従来例の方式では５キヤツシエミスしたブロッ
クへのストアが連続する場合（例えば。

ＭＯＶＥ命令のように連続した頭載にストアが続（ケー
ス）には、一つ目のデータのストアは１ＳＴＢＦ２９に
書き込むことによりＭＩＢビジーフラグがオフになるの
を待つ必要がないが、ｖｔいてくるストアは、ムーブイ
ンバッファへのムーブインが終了するのを待たなければ
ならず　ＳＴＢ　Ｆの効果がなくなるという問題があっ
た。これを防止するために５ＴＢＦを多数設けると、ハ
ードウェアの量が増大して効率が悪いという問題があっ
さらに、フェッチの場合にも、一つ目のデータはムーブ
インバッファをバイパスすることによりＭＩＢビジーフ
ラグがオフになるのを待つ必要がないがストアと同様に
連続した領域にフェッチがくる場合にはＭＩＢビジーフ
ラグがオフになるのを待つ必要があるという問題があっ
た。

本発明はキャッシュミスが発生した時、ムーブインバッ
ファにムーブイン中であっても効率的なフェッチ／スト
ア動作を実現できるムーブインバッファ制御方式を提供
することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理構成図である。

第１図において５１０はキャッシュメモリ１１はムーブ
インバッファ、１２は有効フラグ保持手段、１３は書き
込み制御部、１４はストアバッファを表す。

本発明は、ムーブインバッファ内の一定領域毎のデータ
の有効性を表示する有効フラグ保持手段を設け、ストア
動作でキャッシュミスの時に、主記憶装置からのムーブ
インが行われる前にストアデータをムーブインバッファ
に書き込むと同時に書き込み領域の有効フラグをセット
し、ムーブインの時に有効フラグがセットされない部分
だけを書き込むものである。

［作　用１ ストアが指示された時、キャンシュミス（ＭＩＢミスを
含む）となってムーブインの要求が主記憶装置に出され
る。この時、ムーブインバッファ１１に他のデータが入
力されていると、ストアデータはストアバッファ１４に
格納される。

ムーブインバッファ１１のデータがキャッシュインされ
ると、主記憶装置からのムーブインの前にムーブインバ
ッファ１１にストアバッファのデータを書き込む。この
書き込みと共に有効フラグ保持手段１２内の、データが
書き込まれた領域に対応するフラグをオンに設定する。

ストアバッファ１４はこの書き込みの後直ちに、他のス
トアデ−夕のために開放される。

次に上記のムーブイン要求に応して主記憶袋■からムー
ブインされるデータがムーブインバッファに書き込まれ
るが、その時有効フラグ保持手段１２の中の各領域に対
応するフラグを参照してフラグがオンとなっている領域
に対応するムーブインデータの書き込みは行わず、有効
フラグがオフである領域についてだけデータの書き込み
を行う。

また、ムーブインバッファへのフェッチ要求に対しても
、ムーブイン終了前に取り出すデータが有効ならフェッ
チが可能となる。

こうして、主記憶装置からのデータをムーブインバッフ
ァに書き込んだ後ストアデータを書き込むという本来の
動作と全く同し作用を、ストアバッファ有効率的に使用
しながら実現できる。

「実施例］ 第２図は実施例の構成図、第３図は実施例のタイムチャ
ート、第４図はムーブインバッファと有効フラグの動作
例である。

第２図二こるいて、２０〜３１は従来例の構成（第５図
）の同一符号の各装置と同線の装置であり、３２は有効
フラグ保持部、３３はＭＩＢ書き込み制御部である。

この第２図の例では、ムーブインバッファ（ＭＩＢ）３
１は、６４バイトの容量を持ち、有効フラグ保持部３２
には、各８バイト毎に１つのフラグが設けられ合計８個
のフラグが保持されている。

実施例の構成による。キャツシュヒツト、ＭＩＢヒツト
時の動作は従来例と同様である。

ストア動作時にキャンシュミスした場合で、ムーブイン
バッファ３１に他ブロックが存在する場合の動作を、第
３図のタイムチャートを参照しながら説明する。

キャッシュミスにより主記憶装置（図示せず）ヘムーブ
イン要求が発生し、ムーブインバッファ３１に他ブロッ
クが存在すると、ストアバッファ２９にストアデータが
格納され、ムーブイン前。

ファ３１からキャッシュメモリ２７に対してキャッシュ
インが行われるまでは従来と同様である。

ストアバッファ２９からムーブインバッファ３１への書
き込みは、書き込まれるデータ位置に対応する有効フラ
グがオフである部分に対してのみ書き込みするよう書き
込み制御部３３で、各書き込み位置に対応するフラグを
参照して制御される。

この時、書き込まれたデータの位置に対応する有効フラ
グがオンにされる。

このように主記憶装置からのムーブイン前にストアが行
われたムーブインバッファ３１に対し主記憶装置からの
ムーブインは、上記のストアと同様に書き込まれる部分
に対応する有効フラグがオフのバイトにのみ書き込みす
るようＭＩＢ書き込み制御部３３で制御する。こうする
ことによりムーブイン前にストアされたストアデータが
、ムーブインにより破壊されないで残ることになる。

ムーブインバッファ３１へのムーブインが終了すると、
ＭＩＢ内の全てのデータが有効となる。

フェッチの場合は、読み出す領域に対応する有効フラグ
が全てオンの場合には、ムーブイン終了を待たずに読み
出すことができる６例えば、読み出す領域が４ハイドで
、それらの有効フラグが全てオンならムーブイン終了前
に読み出しを行うことができる。

第４図には１６４ハイドのムーブインバッファの、各ハ
イドに対応して有効フラグを設けた時の動作例を示す。

■は、他データがムーブインバッファからキャッシュイ
ンされた後１　ストアアドレス＝８として。

ストアバッファ（ＳＴＢＦ）２９にＳＯ〜Ｓ７という８
バイトのストアデータが格納されている状態である（こ
の状態以前には、ストア要求がキャッシュミスして、ム
ーブインバッファに他データが格納された状態）、。

■上記■でムーブインバッファが使用可能となったので
、ストアバッファ２９のデータ５Ｏ−Ｓ７をムーブイン
バッファ３１のアドレス８（〜１５までを含む）に格納
し、同時にこの各アドレスに対応する有効フラグをオン
（１”）にセットした状態である。

■上記のムーブインバッファ３Ｉへのストアデータの書
き込みの後、主記憶装置からのムーブインにより、供給
されたムーブインデータ（ＡＯ〜Ａ７．ＢＯ〜Ｂ７．Ｃ
０−Ｃ７・・・ＨＯ〜Ｈ７）が書き込まれた時の状態を
示す。図に示すように、既に■により有効フラグがオン
であるアドレス（バイト８〜バイト１５）へのデータ（
ＢＯ〜Ｂ７）はムーブインバッファへ書き込まれないが
７それ以外の有効フラグがオフ（“０”）である各バイ
トに対応ムーブインデータだけが書き込まれ、同時に有
効フラグがそれぞれオンに設定される。

ムーブインバッファのストアデータの有効性を示す有効
フラグは、上記の第２図及び第５図において、８バイト
単位、１バイト単位で設ける例を示したが、その他の任
意長を単位としてフラグを設けることができる。

［発明の効果１ 本発明によればストアバッファの数を増やすことなくム
ーブイン待ちのムーブインバッファへのストアが複数で
きることになり、キャッシュミス時の動作が遅（なる等
の従来の欠点を解消し、計算機有効率的に運用すること
ができる９また。有効フラグを使用して主記憶装置から
のムーブインデータの書き込みが全部路わる前であって
もデータの読み出しが可能となる。

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図は実施例の構成図
、第３図は実施例のタイムチャート、第４図はムーブイ
ンバッファと有効フラグの動作例第５図は従来例の構成
図、第６図は従来例のタイムチャートである。 第１図中。 ｌＯ：キャッシュメモリ １１：ムーブインバッファ １２：有効フラグ保持手段 １３；書き込み制御部 １４ニスドアバツフア

Claims (1)

1. 【特許請求の範囲】 キャッシュメモリ及び該キャッシュメモリへ書き込むデ
   ータを保持するムーブインバッファを備え、スワップ方
   式によりデータを書き込む計算機におけるムーブインバ
   ッファ制御方式において、ムーブインバッファの各領域
   に対応した有効フラグ保持手段を設け、 ストアデータのキャシュミス時に主記憶装置からのムー
   ブインデータをムーブインバッファに書き込む前に前記
   ストアデータを書き込むと共に書き込んだ領域に対応す
   る有効フラグをセットし、前記ストア終了後に有効フラ
   グがセットされてない領域にのみ主記憶装置からのムー
   ブインデータをムーブインバッファへ書き込むことを特
   徴とするムーブインバッファ制御方式。