JPS58105355A - 命令実行制御方式 - Google Patents
命令実行制御方式Info
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- JPS58105355A JPS58105355A JP20420281A JP20420281A JPS58105355A JP S58105355 A JPS58105355 A JP S58105355A JP 20420281 A JP20420281 A JP 20420281A JP 20420281 A JP20420281 A JP 20420281A JP S58105355 A JPS58105355 A JP S58105355A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、後続するペタトル命令が先行するベクトル・
マり璽命令の実行の終了なまたずに実行で館るよ５ＫＬ
、た命令実行制御方式に関するものである。
マり璽命令の実行の終了なまたずに実行で館るよ５ＫＬ
、た命令実行制御方式に関するものである。
（２） 従来技術と問題点
複数のエレメントを有する第２オペランド人ム” ｈ
Ｚ ｅ ＆ ２ ｍ ”・・・・ａ−１・・・・・・ａ
％−１と複数のエレメントな有する第３オペランドＢＢ
＝ ｂ １． ｂ １． ・−”ｂ Ｉ、 ＋１１４
ｍ１）＄＋ １との間で対応するエレメントどうしの演
算を施し、結果のＷＬｌオペ之ンドＣ Ｃ寓・１・Ｃ冨・拳””’＠＊＠”””＠嘗ｓ−をを得
るようなベクトル処理装置は、公知である。
Ｚ ｅ ＆ ２ ｍ ”・・・・ａ−１・・・・・・ａ
％−１と複数のエレメントな有する第３オペランドＢＢ
＝ ｂ １． ｂ １． ・−”ｂ Ｉ、 ＋１１４
ｍ１）＄＋ １との間で対応するエレメントどうしの演
算を施し、結果のＷＬｌオペ之ンドＣ Ｃ寓・１・Ｃ冨・拳””’＠＊＠”””＠嘗ｓ−をを得
るようなベクトル処理装置は、公知である。
第１図はこの種のベクトルに処理装置の構成な示すもの
であって、ｌは主記憶装置、２は主記憶制御装置、３は
ベクトル処理装置、４はメモリ・アクセス処理部、５は
ベクトル響レジスタ、６は演算処理部、７は命令制御部
、８はストア処理部、９はロード処理部、１０は乗算器
、１１は加算器をそれぞれ示している。主記憶制御装置
２は、主記憶装置１とベクトル処理装置３との間の通信
を行５ものである。ベクトル処理装置３は、ストア処理
ｓ８とロード処理部９Ｙもつメモリ・アクセス処理部４
、ベクトル・レジスタ５． ｊｌＸ器１０・と加算器１
１１に：もつ演算処理部および命令制御部７から構成さ
れている。ストア処理部８は、主記憶装置１ヘデータを
書込むための処３Ｉｉｔ−行５ものであり、ロード処理
部９は主記憶装置ｌからデータＶＷ出すための処理を行
５・ものであり、乗算器１０は乗算を行５ものであり、
加算器１１は加算を行５ものである。ストア処理部８、
ロード処理部９、乗算器ｌＯおよび加算器１１は、パイ
プライン構造のもので′ある。ベクトル・レジスタ５は
、複数のエレメント格納域を有している。図には、ベク
トル・レジスタは１個しか示されていないが、実際には
複数個存在するものである。命労制御部７は、ベクトル
命令のフェッチ、命令の解読、命令の待合せおよび命令
の発信など１行５ものである。
であって、ｌは主記憶装置、２は主記憶制御装置、３は
ベクトル処理装置、４はメモリ・アクセス処理部、５は
ベクトル響レジスタ、６は演算処理部、７は命令制御部
、８はストア処理部、９はロード処理部、１０は乗算器
、１１は加算器をそれぞれ示している。主記憶制御装置
２は、主記憶装置１とベクトル処理装置３との間の通信
を行５ものである。ベクトル処理装置３は、ストア処理
ｓ８とロード処理部９Ｙもつメモリ・アクセス処理部４
、ベクトル・レジスタ５． ｊｌＸ器１０・と加算器１
１１に：もつ演算処理部および命令制御部７から構成さ
れている。ストア処理部８は、主記憶装置１ヘデータを
書込むための処３Ｉｉｔ−行５ものであり、ロード処理
部９は主記憶装置ｌからデータＶＷ出すための処理を行
５・ものであり、乗算器１０は乗算を行５ものであり、
加算器１１は加算を行５ものである。ストア処理部８、
ロード処理部９、乗算器ｌＯおよび加算器１１は、パイ
プライン構造のもので′ある。ベクトル・レジスタ５は
、複数のエレメント格納域を有している。図には、ベク
トル・レジスタは１個しか示されていないが、実際には
複数個存在するものである。命労制御部７は、ベクトル
命令のフェッチ、命令の解読、命令の待合せおよび命令
の発信など１行５ものである。
ベクトル命令は、命令；−ド、第１オペランド指足部、
纂２オペランド指定部および第３オペランド指定部より
成る０例えば ＶＭ １．２．３ は、ベクトル・レジスタ２とベクトル・レジスタ３の内
容を乗算し、ベクトル・レジスタ１に結果を入れるベク
トル乗算命令を表し、 ＶＢＭＳ 、４．Ｄ は、ベクトル・レジスタ４の内容Ｖ累和面［すし、結果
奮メ峰り・アドレスＤに入れるＶＥＣＴＯＲ８ＵＭ ａ
ｎｄ ５ＴＯＲＥ命令を示している。
纂２オペランド指定部および第３オペランド指定部より
成る０例えば ＶＭ １．２．３ は、ベクトル・レジスタ２とベクトル・レジスタ３の内
容を乗算し、ベクトル・レジスタ１に結果を入れるベク
トル乗算命令を表し、 ＶＢＭＳ 、４．Ｄ は、ベクトル・レジスタ４の内容Ｖ累和面［すし、結果
奮メ峰り・アドレスＤに入れるＶＥＣＴＯＲ８ＵＭ ａ
ｎｄ ５ＴＯＲＥ命令を示している。
Ｖ８ＭＳ命＋は、ＶＥＣＴＯＲ８ＵＭ動作を加算器で行
い、その結果ｔストア処理部により主記憶装置にストア
する。第２図は、ＶＳＭＳ命令の後にＶＭ曾令が綬く場
合の従来の処理を示すタイムチャートである。第２図に
おいて、Ｆは命令取出しサイクル、Ｄは命令解読サイク
ル、Ｑは命令実行開始待合せサイクル、ＡはＶＳＭＢ命
令の誉ム動作実行サイクル、ＳはＶＳＭＳ命令のストア
動作実行サイクル、Ｍはベクトル・マルチプライ動作実
行サイクルｔそれぞれ示している。第２図に示てよ５に
ＶＭ命令は、タイ建ングＴ１０までＱサイクルに入れな
いため、実行開始はタインングＴ１ｔからＫなる。この
ため９１図の乗算器やロード処理部が空いていても使用
されないことになる。
い、その結果ｔストア処理部により主記憶装置にストア
する。第２図は、ＶＳＭＳ命令の後にＶＭ曾令が綬く場
合の従来の処理を示すタイムチャートである。第２図に
おいて、Ｆは命令取出しサイクル、Ｄは命令解読サイク
ル、Ｑは命令実行開始待合せサイクル、ＡはＶＳＭＢ命
令の誉ム動作実行サイクル、ＳはＶＳＭＳ命令のストア
動作実行サイクル、Ｍはベクトル・マルチプライ動作実
行サイクルｔそれぞれ示している。第２図に示てよ５に
ＶＭ命令は、タイ建ングＴ１０までＱサイクルに入れな
いため、実行開始はタインングＴ１ｔからＫなる。この
ため９１図の乗算器やロード処理部が空いていても使用
されないことになる。
（３） 発明の目的
本発明は、上記の考察に基づくものであって、ベクトル
・マクロ命令の実行が終了しない間に後続ベクトル命令
の実行ン開始できるよ５Ｋした命令実行制御方式を提供
することを目的としている。
・マクロ命令の実行が終了しない間に後続ベクトル命令
の実行ン開始できるよ５Ｋした命令実行制御方式を提供
することを目的としている。
（旬 発明の構成
そしてそのため、本発明の命令実行制御方式は、並列動
作可能な複数の命令飽埋部をもつと共に複数の命令待合
せレジスタを持つデータ＃１１埋装置において、個々の
命令処理部を使用する単独命令を組合せ【構゛成される
と共に命令処理部を順次使用するマクロ命令を処理する
とき、最後の単独命令実行開始まで少なくとも１つの待
合せレジスタの中にマクロ命令又はそのデーード情報又
はマクロ命令とデーード情報を食わせたものン保存して
おき、そのマクロ命令で定められた各単独曾情の実行処
理段階を検出し、その情報により後続する息独命令の実
行を開始し、後続命令の結果オペランドのレジスメ番号
が待会せレジスタにある先行命令の人出力オペランドの
レジスタ番号と一致しないことｔ条件とし【その後続命
令な待合せレジスタに入れ、更に命令実行開始を妨げる
要因がないとｔｋＫは、先行の！／−命令全体又はその
一部の単独命令を追越し【実行させるととｖ４Ｉ徴とす
るものである。
作可能な複数の命令飽埋部をもつと共に複数の命令待合
せレジスタを持つデータ＃１１埋装置において、個々の
命令処理部を使用する単独命令を組合せ【構゛成される
と共に命令処理部を順次使用するマクロ命令を処理する
とき、最後の単独命令実行開始まで少なくとも１つの待
合せレジスタの中にマクロ命令又はそのデーード情報又
はマクロ命令とデーード情報を食わせたものン保存して
おき、そのマクロ命令で定められた各単独曾情の実行処
理段階を検出し、その情報により後続する息独命令の実
行を開始し、後続命令の結果オペランドのレジスメ番号
が待会せレジスタにある先行命令の人出力オペランドの
レジスタ番号と一致しないことｔ条件とし【その後続命
令な待合せレジスタに入れ、更に命令実行開始を妨げる
要因がないとｔｋＫは、先行の！／−命令全体又はその
一部の単独命令を追越し【実行させるととｖ４Ｉ徴とす
るものである。
（５） 発明の実施例
以下、本発明を図面を参照しつつ説明する。
第３図は本発明による命令制御＠７の１実施例のプ四ツ
タ図、第４図は本発明の処＊ｔ’示すタイムチヤードで
ある。第３図において、１２と１３はレジスタ、１４は
デコーダ、１５は投入制御回路、１６−１と１６−２は
待合せレジスタ、１７はＡＮＤ回路、１８−１と１８−
２は一致回路、１９は命令実行開始制御部、２０はマク
ロ命令制御フラグｔそれぞれ示している。
タ図、第４図は本発明の処＊ｔ’示すタイムチヤードで
ある。第３図において、１２と１３はレジスタ、１４は
デコーダ、１５は投入制御回路、１６−１と１６−２は
待合せレジスタ、１７はＡＮＤ回路、１８−１と１８−
２は一致回路、１９は命令実行開始制御部、２０はマク
ロ命令制御フラグｔそれぞれ示している。
レジスタ１２Ｃは、フェッチされたベクトル命令がセッ
トされる。レジスタ１２のベクトル命令はレジスタ１３
に移され、レジスタ１３のベクトル命令はデコーダ１４
によってデコードされる。
トされる。レジスタ１２のベクトル命令はレジスタ１３
に移され、レジスタ１３のベクトル命令はデコーダ１４
によってデコードされる。
投入制御回路１５は、空１の待合せレジスタがあること
及び一致奮出力している一ＩＩＣ回路が存在しないこと
ｔ条件として、命令デコード情報な空ビの待合せレジス
タに投入する。一致回路１８−１は、待合せレジスタ１
６−１の人出力オペランドレジスタ番号とレジスタ１３
のベクトル命令の第１オペランド・レジスタ番号とを比
較し、一致すれば一致信号を出力する。−門回路１８−
２も同〜 様な動作を行う。命令実行開始制御部１９は、待合せレ
ジスタ１６−１の結果オペランドが先行して実行中の命
令のオペランドを更新しないことを確認し且つそ、の命
令が使用する命令処理部が空いていることな確認してそ
の命令の実行を開始する。
及び一致奮出力している一ＩＩＣ回路が存在しないこと
ｔ条件として、命令デコード情報な空ビの待合せレジス
タに投入する。一致回路１８−１は、待合せレジスタ１
６−１の人出力オペランドレジスタ番号とレジスタ１３
のベクトル命令の第１オペランド・レジスタ番号とを比
較し、一致すれば一致信号を出力する。−門回路１８−
２も同〜 様な動作を行う。命令実行開始制御部１９は、待合せレ
ジスタ１６−１の結果オペランドが先行して実行中の命
令のオペランドを更新しないことを確認し且つそ、の命
令が使用する命令処理部が空いていることな確認してそ
の命令の実行を開始する。
命令実行開始制御部１９は、待合せレジスタ１６−２Ｋ
Ｘついても同様なｈ浬を行う。！クロ命令制御フラグ２
０は、ペク）ル・マクロ命令が投入された時にオンされ
、演算旭瑠郁６からの終了情報によりてオアされる・ 次に第４図の実施例の動作につい℃説明する。
Ｘついても同様なｈ浬を行う。！クロ命令制御フラグ２
０は、ペク）ル・マクロ命令が投入された時にオンされ
、演算旭瑠郁６からの終了情報によりてオアされる・ 次に第４図の実施例の動作につい℃説明する。
いま、ＶＳＭＳ命令がフェッチされてレジスフ１２にセ
ットされたとすると、次のメイミングでレジスフ１３に
移される。待合せレジスタ１６−１および１６−２が空
ｔであると、Ｖ８ＭＳ命令は待合せレジスタ１６−１お
よび１６−２に入れられるが、待合せレジスタ１６−１
はストア動作を行５デーード情報を合わせて持ち、待合
せレジスタ１６−２はサム動作を行うためのデコード情
報をもつ、また、マクロ命令制御７ツグ２０がオンとな
る。！クロ命令制御フラグ２０がＯＮの間は。
ットされたとすると、次のメイミングでレジスフ１３に
移される。待合せレジスタ１６−１および１６−２が空
ｔであると、Ｖ８ＭＳ命令は待合せレジスタ１６−１お
よび１６−２に入れられるが、待合せレジスタ１６−１
はストア動作を行５デーード情報を合わせて持ち、待合
せレジスタ１６−２はサム動作を行うためのデコード情
報をもつ、また、マクロ命令制御７ツグ２０がオンとな
る。！クロ命令制御フラグ２０がＯＮの間は。
待合せレジス／１６−ＩＦ）命令の実行開始は禁止され
る。このため、先ず待合せレジスタ１６−２にあるＳＵ
Ｍ動作の実行が開始され、演算処理部６内の加算器に起
動がかへり、待合せレジスタ１６−２が開放される。サ
ム動作が終了すると、演算処理部６から終了情報が送ら
れて来てマクロ命令制御フラグがオフになり、これによ
りストア動作開始が可能となる。さて、ストア動作が待
たされていると＃に、ＶＭ命令がレジスタ１３にセット
されると、ＶＭ命令の第１オベツンド・レジスタ番号と
、待合せレジスタ１６−１，１６−２にある命令の入出
力オペランド・レジスタ番号とが比較され、一致がなけ
゛れば空いている待合せレジスタ１６−２に入れられる
。待食せレジスタ１６−１のストア動作は実行開始可能
となり【いないため、待合せレジスタ１６−２のＶＭ命
令の実行開始条件が調べられ、例えば乗算器が空いてい
れば実行開始となる。
る。このため、先ず待合せレジスタ１６−２にあるＳＵ
Ｍ動作の実行が開始され、演算処理部６内の加算器に起
動がかへり、待合せレジスタ１６−２が開放される。サ
ム動作が終了すると、演算処理部６から終了情報が送ら
れて来てマクロ命令制御フラグがオフになり、これによ
りストア動作開始が可能となる。さて、ストア動作が待
たされていると＃に、ＶＭ命令がレジスタ１３にセット
されると、ＶＭ命令の第１オベツンド・レジスタ番号と
、待合せレジスタ１６−１，１６−２にある命令の入出
力オペランド・レジスタ番号とが比較され、一致がなけ
゛れば空いている待合せレジスタ１６−２に入れられる
。待食せレジスタ１６−１のストア動作は実行開始可能
となり【いないため、待合せレジスタ１６−２のＶＭ命
令の実行開始条件が調べられ、例えば乗算器が空いてい
れば実行開始となる。
纂４図は本発明による処理のタイムチャー）を示すもの
である。纂２図と第４図とｔ比較し【判るように、本発
明の実施例によれば命令実行サイクルが１６サイクルか
ら１０サイクルとなり、６サイクル早くなった。なお、
実施例では２個の待合せレジスタが設けられているが、
待合せレジスタの個数１これ以上とすることが出来、待
合せレジスタの個数を多くすると、後続ベクトル命令が
先行するベクＦルーマクロ命令を完全に追越して実行す
ることが可能となる。
である。纂２図と第４図とｔ比較し【判るように、本発
明の実施例によれば命令実行サイクルが１６サイクルか
ら１０サイクルとなり、６サイクル早くなった。なお、
実施例では２個の待合せレジスタが設けられているが、
待合せレジスタの個数１これ以上とすることが出来、待
合せレジスタの個数を多くすると、後続ベクトル命令が
先行するベクＦルーマクロ命令を完全に追越して実行す
ることが可能となる。
（６］ 発明の効果
以上の説明から明らかなように、本発ｖ４によれば、ベ
クトル・マクロ命令の実行が終了しなくとも、後続する
ベクトル命令な実行することが可能となり、ベクトル惑
埋装置ン効率的に使用することが可能となった。
クトル・マクロ命令の実行が終了しなくとも、後続する
ベクトル命令な実行することが可能となり、ベクトル惑
埋装置ン効率的に使用することが可能となった。
１１１１図はベクトルｌ＆瑠装置の概ｌ！を示す囮１ｗ
Ｊ２図はＶＢＭＳ命令と後続するＶＭ命令の従来の処理
な示すタイムチャート、第３図は零発ｑｉＪＫよる命令
制御部の１実施例のブロック図、第４図は本発明の処理
の１例を示すタイムチャートである。 １・・・主記憶装置、２・・・主記憶制御装置、３・・
・ベクトル処理装置、４・・・メモリ・アクセス処理部
、５・・・ベクトル・レジスタ、６・・・演算処理部、
７・・・ｆＩｌｉ令制御部、８・・・ストア処理部、９
・・・ロード処理部、１０・・・乗算器、１１・・・加
算器、１２と１３・・・レジスタ、１４・・・デコーダ
、１５・・・投入制御回路、１６−１と１６−２・・・
待合せレジスタ、１７・・・ＡＮＤ回路、１８−１と１
８−２−・・一致回路、１９・・・命令実行開始制御部
、２０・・・マクロ命令制御フラグ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 太Ｚ図
Ｊ２図はＶＢＭＳ命令と後続するＶＭ命令の従来の処理
な示すタイムチャート、第３図は零発ｑｉＪＫよる命令
制御部の１実施例のブロック図、第４図は本発明の処理
の１例を示すタイムチャートである。 １・・・主記憶装置、２・・・主記憶制御装置、３・・
・ベクトル処理装置、４・・・メモリ・アクセス処理部
、５・・・ベクトル・レジスタ、６・・・演算処理部、
７・・・ｆＩｌｉ令制御部、８・・・ストア処理部、９
・・・ロード処理部、１０・・・乗算器、１１・・・加
算器、１２と１３・・・レジスタ、１４・・・デコーダ
、１５・・・投入制御回路、１６−１と１６−２・・・
待合せレジスタ、１７・・・ＡＮＤ回路、１８−１と１
８−２−・・一致回路、１９・・・命令実行開始制御部
、２０・・・マクロ命令制御フラグ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 太Ｚ図
Claims (1)
- 並列動作可能な複数の命令処理ＳＶもつと共に複数の命
令持金せレジスタを持つデータ処理装置において、個々
の命令処理部を使用する単独命令を組合せて構成される
と共に命令処理部を順次使用するマクロ命令音処理する
とき、最後の単独命令実行開始まで少なくとも１つの待
合せレジスタの中にマクロ命令又はデコード情報又は！
り四命令とデコード情報を合わせたものｔ保存してお鎗
、そのマクロ命令で定められた各単独命令の実行処理段
階を検出し、その情報により後続する単独命令の実行を
開始し、後続命令の結果オペランドのレジスタ番号が待
食せレジスタにある先行命令の人出力オペランドのレジ
スタ番号と一致しないととを条件としてその後続命令な
持金せレジスタに入れ、更に命令実行開始な妨げる要因
がないと１には、先行の！／口命令全体又はその一部の
単独命令な追越して実行させることｖｌＩ＃徴とする命
令実行制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20420281A JPS58105355A (ja) | 1981-12-17 | 1981-12-17 | 命令実行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20420281A JPS58105355A (ja) | 1981-12-17 | 1981-12-17 | 命令実行制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105355A true JPS58105355A (ja) | 1983-06-23 |
| JPS6134188B2 JPS6134188B2 (ja) | 1986-08-06 |
Family
ID=16486518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20420281A Granted JPS58105355A (ja) | 1981-12-17 | 1981-12-17 | 命令実行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105355A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0207506A2 (en) * | 1985-07-03 | 1987-01-07 | Hitachi, Ltd. | Vector processing apparatus |
| JP2007050190A (ja) * | 2005-08-19 | 2007-03-01 | Takashi Kinoshita | ゴルフフォーム矯正用具 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0358687U (ja) * | 1989-10-14 | 1991-06-07 | ||
| JPH04101589U (ja) * | 1991-02-04 | 1992-09-02 | 朝日エテイツク株式会社 | 内照式の看板装置 |
| JP2629160B2 (ja) * | 1991-08-21 | 1997-07-09 | 株式会社タツノ・メカトロニクス | 給油機 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199427A (ja) * | 1975-02-27 | 1976-09-02 | Hitachi Ltd | |
| JPS53108254A (en) * | 1977-03-02 | 1978-09-20 | Nec Corp | Information processor |
| JPS5421150A (en) * | 1977-07-18 | 1979-02-17 | Nec Corp | Information processor |
-
1981
- 1981-12-17 JP JP20420281A patent/JPS58105355A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199427A (ja) * | 1975-02-27 | 1976-09-02 | Hitachi Ltd | |
| JPS53108254A (en) * | 1977-03-02 | 1978-09-20 | Nec Corp | Information processor |
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|---|---|---|---|---|
| EP0207506A2 (en) * | 1985-07-03 | 1987-01-07 | Hitachi, Ltd. | Vector processing apparatus |
| JP2007050190A (ja) * | 2005-08-19 | 2007-03-01 | Takashi Kinoshita | ゴルフフォーム矯正用具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6134188B2 (ja) | 1986-08-06 |
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