JPS6122818B2 - - Google Patents
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- Publication number
- JPS6122818B2 JPS6122818B2 JP55061285A JP6128580A JPS6122818B2 JP S6122818 B2 JPS6122818 B2 JP S6122818B2 JP 55061285 A JP55061285 A JP 55061285A JP 6128580 A JP6128580 A JP 6128580A JP S6122818 B2 JPS6122818 B2 JP S6122818B2
- Authority
- JP
- Japan
- Prior art keywords
- mode control
- instruction
- parallel
- instructions
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000000717 retained effect Effects 0.000 claims 1
- 238000007792 addition Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は、先行モード制御を行なうデータ処理
システム、特に例えばベクトル演算処理を行なう
如きデータ処理システムにおいて、与えられた複
数個の命令よりなるプログラム中の上記複数個の
命令をプログラム中の命令順序を無視して時間的
に並列的に実行せしめる先行モード制御態様を用
意することを特徴とするデータ処理システムであ
り、更に該先行モード制御態様時に並列的に発生
し得る複数個の割込み原因に対処できるようにし
た先行モード制御を行なうデータ処理システムに
関するものである。
システム、特に例えばベクトル演算処理を行なう
如きデータ処理システムにおいて、与えられた複
数個の命令よりなるプログラム中の上記複数個の
命令をプログラム中の命令順序を無視して時間的
に並列的に実行せしめる先行モード制御態様を用
意することを特徴とするデータ処理システムであ
り、更に該先行モード制御態様時に並列的に発生
し得る複数個の割込み原因に対処できるようにし
た先行モード制御を行なうデータ処理システムに
関するものである。
従来のノイマン型のデータ処理装置において
は、複数の命令よりなるプログラムを実行してゆ
くに当つては、後の命令の実行は先の命令が実行
されるようになつた後に行なわれるようにされ
る。即ち第１図図示の如く加算Ａ１，乗算Ｍ１，
加算Ａ２，加算Ａ３，乗算Ｍ２，条件分岐BRC
が与えられている場合、図示，，，，
，の順に実行されるようにされる。しかし、
例えばベクトル演算などの場合、加算処理用の演
算ユニツトによつて加算Ａ１，Ａ２，Ａ３をパイ
プライン処理によつて実行し、また乗算処理用の
演算ユニツトによつて乗算Ｍ１，Ｍ２をパイプラ
イン処理によつて実行し、条件分岐BRCの場合
に分岐条件が成立するか否かを調べる必要がある
ことから図示乗算Ｍ２の処理を待つて実行するよ
うにし、全体としての演算時間を短縮することが
望まれる。
は、複数の命令よりなるプログラムを実行してゆ
くに当つては、後の命令の実行は先の命令が実行
されるようになつた後に行なわれるようにされ
る。即ち第１図図示の如く加算Ａ１，乗算Ｍ１，
加算Ａ２，加算Ａ３，乗算Ｍ２，条件分岐BRC
が与えられている場合、図示，，，，
，の順に実行されるようにされる。しかし、
例えばベクトル演算などの場合、加算処理用の演
算ユニツトによつて加算Ａ１，Ａ２，Ａ３をパイ
プライン処理によつて実行し、また乗算処理用の
演算ユニツトによつて乗算Ｍ１，Ｍ２をパイプラ
イン処理によつて実行し、条件分岐BRCの場合
に分岐条件が成立するか否かを調べる必要がある
ことから図示乗算Ｍ２の処理を待つて実行するよ
うにし、全体としての演算時間を短縮することが
望まれる。
本発明は、全体としての演算時間を短縮する為
に第１図図示ないしの場合のように必らずし
も順番に実行しなくてもよい場合に、先行モード
制御態様を与えて、加算処理用の演算ユニツトと
乗算処理用の演算ユニツトとなどが次々と演算で
きる限り並列的に実行できるようにし、図示の
場合において非先行モード制御態様にして順番関
係を整理するようにし、これらの処理を、予めプ
ログラムによつて記述した先行モード制御指示設
定レジスタの内容にもとづいて実行することを目
的としている。
に第１図図示ないしの場合のように必らずし
も順番に実行しなくてもよい場合に、先行モード
制御態様を与えて、加算処理用の演算ユニツトと
乗算処理用の演算ユニツトとなどが次々と演算で
きる限り並列的に実行できるようにし、図示の
場合において非先行モード制御態様にして順番関
係を整理するようにし、これらの処理を、予めプ
ログラムによつて記述した先行モード制御指示設
定レジスタの内容にもとづいて実行することを目
的としている。
しかし、このような先行モード制御態様での処
理を許すようにすると、時間的に並行処理が行な
われることとなり、所定の期間内に複数の割込み
原因が生じることがある。また命令フエツチに当
つては次々と命令フエツチを行なつており、どの
命令の実行に当つて割込み原因が生じたかを簡単
にチエツクすることがむづかしくなる。このため
本発明は上記の点をあわせ解決することを目的と
している。そしてそのため本発明の先行モード制
御を行なうデータ処理システムは、演算種類の同
一あるいは異なる複数個の演算ユニツトをそな
え、該演算ユニツトが時間的に並列的に演算処理
を実行できるよう構成したデータ処理システムに
おいて、与えられた複数個の命令を実行するに当
つて、 上記演算ユニツトに対してオペランドを入力可
能になることを待つて上記複数個の命令を時間的
に並列的に実行せしめる先行モード制御態様と、
上記複数個の命令中の先行命令の実行を待つて命
令実行に入る非先行モード制御態様とを予めプロ
グラムにより書替え可能に記述される先行モード
制御指示設定レジスタをもうけると共に、 当該先行モード制御指示設定レジスタの内容に
もとづいて、上記先行モード制御態様に対応した
処理と上記非先行モード制御態様に対応した処理
とをゲート制御により制御する先行モード制御部
をもうけ、 上記予めプログラムによつて記述された結果に
もとづいて、上記先行モード制御部による制御に
よつて、上記先行モード制御態様の下で上記複数
個の命令が時間的に並列に互に独立に実行されて
ゆき、かつ上記非先行モード制御態様の下で上記
先行命令の実行を待つて命令実行に入るように制
御されることを特徴としている。以下図面を参照
しつつ説明する。
理を許すようにすると、時間的に並行処理が行な
われることとなり、所定の期間内に複数の割込み
原因が生じることがある。また命令フエツチに当
つては次々と命令フエツチを行なつており、どの
命令の実行に当つて割込み原因が生じたかを簡単
にチエツクすることがむづかしくなる。このため
本発明は上記の点をあわせ解決することを目的と
している。そしてそのため本発明の先行モード制
御を行なうデータ処理システムは、演算種類の同
一あるいは異なる複数個の演算ユニツトをそな
え、該演算ユニツトが時間的に並列的に演算処理
を実行できるよう構成したデータ処理システムに
おいて、与えられた複数個の命令を実行するに当
つて、 上記演算ユニツトに対してオペランドを入力可
能になることを待つて上記複数個の命令を時間的
に並列的に実行せしめる先行モード制御態様と、
上記複数個の命令中の先行命令の実行を待つて命
令実行に入る非先行モード制御態様とを予めプロ
グラムにより書替え可能に記述される先行モード
制御指示設定レジスタをもうけると共に、 当該先行モード制御指示設定レジスタの内容に
もとづいて、上記先行モード制御態様に対応した
処理と上記非先行モード制御態様に対応した処理
とをゲート制御により制御する先行モード制御部
をもうけ、 上記予めプログラムによつて記述された結果に
もとづいて、上記先行モード制御部による制御に
よつて、上記先行モード制御態様の下で上記複数
個の命令が時間的に並列に互に独立に実行されて
ゆき、かつ上記非先行モード制御態様の下で上記
先行命令の実行を待つて命令実行に入るように制
御されることを特徴としている。以下図面を参照
しつつ説明する。
第２図は本発明の一実施例構成を示し、第３図
は第２図図示の割込み制御部の一実施例構成を示
す。
は第２図図示の割込み制御部の一実施例構成を示
す。
第２図において、１は先行モード制御指示設定
レジスタ、２は先行モード制御部、３は命令フエ
ツチ部、４−１，４−２，……は夫々実行待ちレ
ジスタであつて実行待ち状態におかれる命令が当
該レジスタが空き状態になる限りセツトされるも
の、５−１，５−２，……は夫々順序IDセツト
部であつて命令フエツチ部３がフエツチしてきた
順番の順序IDがセツトされるもの、DETは命令
投入決定部であつて後述する演算ユニツトのうち
所望のユニツトが使用可能となるにつれて上記実
行待ちレジスタ４−１，４−２，……のいずれか
に待機している命令を投入して演算せしめるも
の、６−１，６−２，……は夫々実行中命令レジ
スタ，７−１，７−２，……は夫々演算ユニツ
ト、８は割込み制御部、Ｇはゲートを表わしてい
る。またIRは命令アドレス・レジスタ、ADDは
加算器を表わしている。
レジスタ、２は先行モード制御部、３は命令フエ
ツチ部、４−１，４−２，……は夫々実行待ちレ
ジスタであつて実行待ち状態におかれる命令が当
該レジスタが空き状態になる限りセツトされるも
の、５−１，５−２，……は夫々順序IDセツト
部であつて命令フエツチ部３がフエツチしてきた
順番の順序IDがセツトされるもの、DETは命令
投入決定部であつて後述する演算ユニツトのうち
所望のユニツトが使用可能となるにつれて上記実
行待ちレジスタ４−１，４−２，……のいずれか
に待機している命令を投入して演算せしめるも
の、６−１，６−２，……は夫々実行中命令レジ
スタ，７−１，７−２，……は夫々演算ユニツ
ト、８は割込み制御部、Ｇはゲートを表わしてい
る。またIRは命令アドレス・レジスタ、ADDは
加算器を表わしている。
先行モード制御態様のもとではレジスタ１にこ
の旨がセツトされ、先行モード制御部２は先行モ
ード制御態様で命令フエツチ部３などを制御す
る。この場合、命令フエツチ部３は、直前の命令
の命令アドレス（レジスタIRの内容）に当該命
令の命令語長が加算器ADDによつて加算され、
その結果にもとづいて命令フエツチを行なうよう
にされる。このようにして順次フエツチされてき
た命令例えば第１図図示の，，……の各命
令が順にフエツチされて実行待ちレジスタ４−
ｉ，４−ｊ……に当該レジスタが空き状態になる
につれてセツトされる。そしてこのとき、順序
IDセツト部５−ｉ，５−ｊに順序IDが例えば
＃１，＃２，＃３，……の如くセツトされる。
の旨がセツトされ、先行モード制御部２は先行モ
ード制御態様で命令フエツチ部３などを制御す
る。この場合、命令フエツチ部３は、直前の命令
の命令アドレス（レジスタIRの内容）に当該命
令の命令語長が加算器ADDによつて加算され、
その結果にもとづいて命令フエツチを行なうよう
にされる。このようにして順次フエツチされてき
た命令例えば第１図図示の，，……の各命
令が順にフエツチされて実行待ちレジスタ４−
ｉ，４−ｊ……に当該レジスタが空き状態になる
につれてセツトされる。そしてこのとき、順序
IDセツト部５−ｉ，５−ｊに順序IDが例えば
＃１，＃２，＃３，……の如くセツトされる。
今＃AALU７−１が加算処理用の演算ユニツト
であり、また＃CALU７−３が乗算処理用の演算
ユニツトであるとした場合、＃AALU７−１が実
行可能となる限りレジスタ４内にセツトされてい
る命令Ａ１，Ａ２，Ａ３が順次実行される。また
＃CALU７−３が実行可能となる限りレジスタ４
内にセツトされている命令Ｍ１，Ｍ２が順次実行
される。上記設定例の場合、＃AALU７−１と
＃CALU７−３とが並列的に処理を実行する。そ
して１つの命令例えばＡ２が実行されつつある
間、レジスタ６−１には命令Ａ２がセツトされそ
の順序IDが「＃３」としてセツトされている。
であり、また＃CALU７−３が乗算処理用の演算
ユニツトであるとした場合、＃AALU７−１が実
行可能となる限りレジスタ４内にセツトされてい
る命令Ａ１，Ａ２，Ａ３が順次実行される。また
＃CALU７−３が実行可能となる限りレジスタ４
内にセツトされている命令Ｍ１，Ｍ２が順次実行
される。上記設定例の場合、＃AALU７−１と
＃CALU７−３とが並列的に処理を実行する。そ
して１つの命令例えばＡ２が実行されつつある
間、レジスタ６−１には命令Ａ２がセツトされそ
の順序IDが「＃３」としてセツトされている。
一般には複数個の演算ユニツト７−１，７−
２，７−３……が並行して処理を実行してゆく。
そして演算例外などが生じると該当する演算ユニ
ツトは割込み制御部８及び先行モード制御部２に
対して割込みを発生する。そして先行モード制御
部２は新たな命令を実行待ちレジスタにセツトす
ることを止め、実行待ちレジスタにある命令がす
べて処理を終了した後、割込処理を割込み制御部
８に依頼する。このとき割込み制御部８は所定期
間内に一般に複数個の割込みを受けることがあ
り、当該期間内に生じた複数個の割込み原因のう
と最も高い優先順位をもつものが選択されて保持
される。また必要に応じて複数個の割込み原因に
ついて夫々上記順序IDを履歴情報として登録し
ておくようにされる。このようにすることによつ
て、上記割込み原因を生じた演算を必要に応じて
リトライするなどの処理が可能となる。
２，７−３……が並行して処理を実行してゆく。
そして演算例外などが生じると該当する演算ユニ
ツトは割込み制御部８及び先行モード制御部２に
対して割込みを発生する。そして先行モード制御
部２は新たな命令を実行待ちレジスタにセツトす
ることを止め、実行待ちレジスタにある命令がす
べて処理を終了した後、割込処理を割込み制御部
８に依頼する。このとき割込み制御部８は所定期
間内に一般に複数個の割込みを受けることがあ
り、当該期間内に生じた複数個の割込み原因のう
と最も高い優先順位をもつものが選択されて保持
される。また必要に応じて複数個の割込み原因に
ついて夫々上記順序IDを履歴情報として登録し
ておくようにされる。このようにすることによつ
て、上記割込み原因を生じた演算を必要に応じて
リトライするなどの処理が可能となる。
第３図は第２図図示の割込み制御部８の要部の
一実施例構成を示している。図中符号９−１，９
−２，……は夫々各演算ユニツト７−１，７−
２，……に対応してもうけられる割込みレジス
タ、１０は優先選択部、１１は最優先割込み原因
レジスタ、１２−１，１２−２，……は履歴レジ
スタ、１３はマルチプレクサを表わしている。
一実施例構成を示している。図中符号９−１，９
−２，……は夫々各演算ユニツト７−１，７−
２，……に対応してもうけられる割込みレジス
タ、１０は優先選択部、１１は最優先割込み原因
レジスタ、１２−１，１２−２，……は履歴レジ
スタ、１３はマルチプレクサを表わしている。
いずれか１つのあるいは同時に複数個の割込み
原因が発生すると、それらは割込みレジスタ９に
セツトされ、このとき割込み原因を生じた命令の
順序IDが一緒にセツトされる。そしてこれらは
履歴レジスタ１２−１，１２−２，……に登録さ
れる。一方上記割込み原因は優先選択部１０によ
つて選択されて所定期間内においても最も高い優
先順位をもつ割込み原因がレジスタ１１上に残さ
れるようにされる。
原因が発生すると、それらは割込みレジスタ９に
セツトされ、このとき割込み原因を生じた命令の
順序IDが一緒にセツトされる。そしてこれらは
履歴レジスタ１２−１，１２−２，……に登録さ
れる。一方上記割込み原因は優先選択部１０によ
つて選択されて所定期間内においても最も高い優
先順位をもつ割込み原因がレジスタ１１上に残さ
れるようにされる。
以上説明した如く、本発明によれば、先行モー
ド制御態様と非先行モード制御態様とを予めプロ
グラムによつて設定しておいて、処理を実行する
ようにしており、並列可能性を処理モードによつ
て設定することができる。即ち、個々の命令に対
応して並列実行の可否を指示する場合にくらべ
て、他の計算機の命令と命令フオーマツトを共通
化でき、また複数個の命令の組合わせ態様をみて
上記並列可能性を判定し、設定することができ
る。そして発生し得る割込み原因について、最も
高い優先順位をもつ割込み原因を選択して登録す
ることができ、またいずれの命令に対応して割込
み原因が生じたかを知ることができる。
ド制御態様と非先行モード制御態様とを予めプロ
グラムによつて設定しておいて、処理を実行する
ようにしており、並列可能性を処理モードによつ
て設定することができる。即ち、個々の命令に対
応して並列実行の可否を指示する場合にくらべ
て、他の計算機の命令と命令フオーマツトを共通
化でき、また複数個の命令の組合わせ態様をみて
上記並列可能性を判定し、設定することができ
る。そして発生し得る割込み原因について、最も
高い優先順位をもつ割込み原因を選択して登録す
ることができ、またいずれの命令に対応して割込
み原因が生じたかを知ることができる。
なお、必要に応じて上記優先順位は上記順序
IDの若いものをより高い優先順位におくことが
できるのは言うまでもない。
IDの若いものをより高い優先順位におくことが
できるのは言うまでもない。
第１図は与えられるプログラムの一例を示し、
第２図は本発明の一実施例構成、第３図は第２図
図示の割込み制御部の一実施例構成を示す。 図中、１は先行モード制御指示設定レジスタ、
２は先行モード制御部、３は命令フエツチ部、４
は実行待ちレジスタ、５は順序IDセツト部、
DETは命令投入決定部、６は実行中命令レジス
タ、７は演算ユニツト、８は割込み制御部を表わ
す。
第２図は本発明の一実施例構成、第３図は第２図
図示の割込み制御部の一実施例構成を示す。 図中、１は先行モード制御指示設定レジスタ、
２は先行モード制御部、３は命令フエツチ部、４
は実行待ちレジスタ、５は順序IDセツト部、
DETは命令投入決定部、６は実行中命令レジス
タ、７は演算ユニツト、８は割込み制御部を表わ
す。
Claims (1)
- 【特許請求の範囲】 １ 演算種類の同一あるいは異なる複数個の演算
ユニツトをそなえ、該演算ユニツトが時間的に並
列的に演算処理を実行できるよう構成したデータ
処理システムにおいて、与えられた複数個の命令
を実行するに当つて、 上記演算ユニツトに対してオペランドを入力可
能になることを待つて上記複数個の命令を時間的
に並列的に実行せしめる先行モード制御態様と、
上記複数個の命令中の先行命令の実行を待つて命
令実行に入る非先行モード制御態様とを予めプロ
グラムにより書替え可能に記述される先行モード
制御指示設定レジスタをもうけると共に、 当該先行モード制御指示設定レジスタの内容に
もとづいて、上記先行モード制御態様に対応した
処理と上記非先行モード制御態様に対応した処理
とをゲート制御により制御する先行モード制御部
をもうけ、 上記予めプログラムによつて記述された結果に
もとづいて、上記先行モード制御部による制御に
よつて、上記先行モード制御態様の下で上記複数
個の命令が時間的に並列に互に独立に実行されて
ゆき、かつ上記非先行モード制御態様の下で上記
先行命令の実行を待つて命令実行に入るように制
御される ことを特徴とする先行モード制御を行なうデー
タ処理システム。 ２ 上記先行モード制御態様時に、上記複数個の
命令を並列的に演算を実行せしめると共に、所定
の期間内に並列的に発生する複数の割込み原因の
うち最も高い優先順位をもつ最高順位割込み原因
を少なくとも保持するようにしたことを特徴とす
る特許請求の範囲第１項記載の先行モード制御を
行なうデータ処理システム。 ３ 上記先行モード制御態様時に、上記複数個の
命令を並列的に演算を実行せしめると共に、所定
の期間内に並列的に発生する複数の割込み原因が
あつた場合退避情報に含まれる命令アドレスは並
列実行を行なつた命令群のうちで最も進んだ命令
アドレスを採用することを特徴とする特許請求の
範囲第１項または第２項記載の先行モード制御を
行なうデータ処理システム。 ４ 上記先行モード制御態様時に、上記複数個の
命令を並列的に演算を実行せしめると共に、所定
の期間内に並列的に発生する複数の割込み原因が
あつた場合プログラム上の順序とは独立に割込み
原因の履歴情報を保持するようにしたことを特徴
とする特許請求の範囲第１項ないし第３項のいず
れか記載の先行モード制御を行なうデータ処理シ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6128580A JPS56157538A (en) | 1980-05-09 | 1980-05-09 | Data processing system of advanced mode control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6128580A JPS56157538A (en) | 1980-05-09 | 1980-05-09 | Data processing system of advanced mode control |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56157538A JPS56157538A (en) | 1981-12-04 |
| JPS6122818B2 true JPS6122818B2 (ja) | 1986-06-03 |
Family
ID=13166769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6128580A Granted JPS56157538A (en) | 1980-05-09 | 1980-05-09 | Data processing system of advanced mode control |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56157538A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58106641A (ja) * | 1981-12-18 | 1983-06-25 | Fujitsu Ltd | パイプライン命令実行制御方式 |
| JPS622329A (ja) * | 1985-06-27 | 1987-01-08 | Nec Corp | 演算例外命令アドレス割出装置 |
| JPS622330A (ja) * | 1985-06-27 | 1987-01-08 | Nec Corp | 演算例外命令アドレス割出装置 |
| JPS61180370A (ja) * | 1986-01-10 | 1986-08-13 | Hitachi Ltd | データ処理装置 |
-
1980
- 1980-05-09 JP JP6128580A patent/JPS56157538A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56157538A (en) | 1981-12-04 |
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