JPH05120071A

JPH05120071A - データ処理装置

Info

Publication number: JPH05120071A
Application number: JP3306901A
Authority: JP
Inventors: Shinichi Yoshioka; 真一吉岡; Yoshiyuki Kondo; 芳行近藤; Ikuya Kawasaki; 郁也川崎; Shigesumi Matsui; 重純松井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-10-25
Filing date: 1991-10-25
Publication date: 1993-05-18
Also published as: KR930008608A

Abstract

(57)【要約】【目的】キャッシュメモリを内蔵し命令をプリフェッ
チするデータ処理装置において、内蔵キャッシュの使用
を許容した状態で内部情報を含めた実行命令トレース及
び実行命令のソフトウェアカバレジ率を実時間的に取得
する。【構成】マイクロプロセッサ１は外部トレースサイク
ルモードを有する。この動作モードは特定の命令で制御
レジスタ８０に設定され、命令実行毎に、即ち命令の実
行終了によってアサートされる信号９８の変化に同期し
て、外部トレースサイクルを発行し、プログラムカウン
タ２が保持する実行命令アドレスをアドレスバス２２に
出力し、データバス２１には命令長レジスタ９３が保持
する命令長を出力する。外部トレースサイクルか否かは
バスアクセスタイプ信号ＢＡＴによって外部に示され
る。エミュレータは外部トレースサイクルで出力される
情報を取り込んでからデータコンプリート信号ＤＣ＊を
返し、これを待ってマイクロプロセッサは外部トレース
サイクルを終了する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
若しくはマイクロプロセッサのようなデータ処理装置に
関し、例えば命令キャッシュメモリを内蔵しパイプライ
ン処理に伴って命令プリフェッチを行うデータ処理装置
の応用システムに対するデバッグにおける実行命令のト
レース及び実行命令のソフトウェアカバレジ率を実時間
で取得するのに適用して有効な技術に関する。

【０００２】

【従来の技術】マイクロプロセッサのようなデータ処理
装置の応用システムに対するソフトウェアデバッグ若し
くはシステムデバッグをエミュレータで行うとき、この
エミュレータに搭載されたマイクロプロセッサがターゲ
ットプログラムを実行しながらターゲットシステムを代
行制御する。このとき、エミュレータとターゲットシス
テムとの間でやりとりされるデータや命令アドレスなど
は例えばバスサイクル単位で順次トレースされ、トレー
スされた情報に基づいてターゲットプログラムの実行状
態などが解析される。

【０００３】ここで、エミュレーションに際して前記マ
イクロプロセッサが実行する命令のアドレスモニタ若し
くはトレースは、マイクロプロセッサによる命令フェッ
チのための外部バスサイクルをモニタすることによって
行われてきた。今日データ処理装置の高性能化に伴い、
内部データ処理のパイプライン化、キャッシュメモリの
内蔵化が行われている。こうしたデータ処理装置では以
下に掲げる二つの問題点により、命令フェッチのための
外部バスサイクルをモニタしていたのでは実行命令を完
全にトレースすることができない。第１の問題点は、分
岐命令が実行された場合、プリフェッチされた複数の命
令は全て実行されるとは限らず、プリフェッチされた後
に実行されない命令アドレスもそのプリフェッチのため
に起動されたバスサイクルを介してトレースされている
ことである。第２の問題点は、命令フェッチのためのア
ドレスが内蔵命令キャッシュメモリにヒットした場合、
命令フェッチの外部バスサイクルが発生せず、外部でそ
の実行命令アドレスをモニタすることができないことで
ある。

【０００４】前記第１の問題点を解決する技術として、
特開平２−１５０９３２号公報に記載のように、分岐命
令が実行された場合に分岐先アドレスを外部に出力する
方式が提案されている。第２の問題点を解決する技術と
して、内蔵命令キャッシュメモリを使用禁止として実行
命令アドレスをトレースする手法が、エムシー６８０２
０３２ビットマイクロプロセッサユーザズマニュア
ル、プレンティスホール、１９８４、第７章（ＭＣ６８
０２０３２ｂｉｔＭｉｃｒｏｐｒｏｃｅｓｓｏｒ
Ｕｓｅｒ’ｓＭａｎｕａｌ，ＰｒｅｎｔｉｃｅＨａ
ｌｌ，１９８４，Ｓｅｃｔｉｏｎ７）に記載されてい
る。また、その他に内蔵命令キャッシュメモリを分岐命
令実行時に限り使用禁止とする技術が、特開昭６３−２
８４６４４号公報に記載されている。

【０００５】

【発明が解決しようとする課題】しかしながら、キャッ
シュメモリを内蔵するデータ処理装置は通常そのキャッ
シュメモリを使用して動作されることを考慮すれば、前
記従来技術のうち内蔵キャッシュメモリを使用禁止とし
て実行命令アドレスをトレースする技術では、デバッグ
すべきプログラムの本来の通常動作タイミングとは異な
るタイミングでしか実行命令をトレースする事ができ
ず、デバッグの信頼性が低下してしまう。

【０００６】また、分岐先アドレスを外部に出力する前
記従来技術では、同一の分岐先アドレスをもつ分岐命令
が、プリフェッチされた命令群に２つ以上存在すると
き、どの分岐命令が実行されたか判別がつかないという
問題点がある。また、命令の実行順序を変更させる要因
の一つとして割込みがあるが、このときには、割込みハ
ンドラに処理が移る前に行われるスタックへの復帰アド
レスの退避をエミュレータでモニタし、割込みがどこで
受け付けられたかを解析する必要があり、その処理は比
較的複雑であり処理に時間がかかるという問題点があ
る。

【０００７】一方、デバッグの一環として、デバッグ対
象とされるデータ処理装置のソフトウェア即ちターゲッ
トプログラムのうちどれだけの部分が実行されたかとい
う、所謂実行命令のソフトウェアカバレジ率を知りたい
という要求がある。実行すべきターゲットプログラムの
全てのステップが実行されなければそのソフトウェアに
バグがあると予想されるからである。前記実行命令のソ
フトウェアカバレジ率を知るには、命令実行順序を変更
させるような分岐命令や割込み受付の直前の実行命令の
命令長をエミュレータ側で知る必要がある。そのような
分岐命令や割込み受付の直前の実行命令の命令長を知ら
なければ、実行順序の変更によって実行が見送られた先
頭命令のアドレスを得ることができないからである。し
たがって、可変長命令の場合には前記命令長を得ること
は必須とされる。エミュレーション途上において斯る命
令長を直接取得できない場合には、それらの命令をエミ
ュレータで逆アセンブルして命令長を調べる処理が必要
になり、実行命令のソフトウェアカバレジ率を実時間的
に取得することは到底不可能になる。この点に関し、従
来技術では、トレース情報として得られるのは実行命令
アドレスのみであり、命令長などの内部情報をエミュレ
ーション途上で取得するにはターゲットプログラムに内
部情報を出力させる特別の命令を個別的に挿入するか、
実時間取得をあきらめて命令実行毎に割込みを入れる命
令の逐次実行をせざるを得ないという問題があった。

【０００８】更に、エミュレータがデータ処理装置のバ
スサイクル単位でデータやアドレスなどのバス情報をサ
ンプリングしたりトレースしていく場合に、データ処理
装置が高速化されるのに伴い、データ処理装置とエミュ
レータを接続するバスの不所望な遅延成分などによって
各種バス情報を確実にサンプリング若しくはトレースす
ることが困難になってきている。

【０００９】本発明の目的は、内蔵命令キャッシュメモ
リを利用しても実行命令を実時間的に外部でトレース可
能にするデータ処理装置を提供することにある。本発明
の別の目的は、命令をプリフェッチして実行していくと
きに、実行すべき命令の順番が変化されても、実行命令
を実時間的に外部でトレース可能にするデータ処理装置
を提供することにある。本発明の更に別の目的は、実行
命令のソフトウェアカバレジ率を実時間的に取得可能に
するデータ処理装置を提供することにある。ここで、実
時間的とは、デバッグ対象プログラムの本来の若しくは
それが企図する動作タイミングから大幅に遅れることな
く若しくはその動作タイミングを保証し、あるいはその
動作タイミングに追従的であるという意味に把握するこ
とができる。

【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】すなわち、システムデバッグ若しくはソフ
トウェアデバッグに際して、データ処理装置の内蔵命令
キャッシュメモリを利用するという点、並びに、プリフ
ェッチされた命令が割り込みや分岐に起因して全て実行
されるとは限らないという点などに関しては、命令を実
行する毎にその実行命令アドレスを外部に通知する第１
の動作モードを備えるようにし、また、ソフトウェアカ
バレジ率の取得という点などに関しては、命令実行に伴
って発生するデータ処理装置の内部状態を示す内部情報
例えば実行命令の命令長を外部に通知する第２の動作モ
ードを備えるようにするものである。双方の動作モード
は単一の動作モードとして把握することもできる。

【００１３】ソフトウェアデバッグやシステムデバッグ
において行われる各種バス情報の取得という点を考する
と、実行命令アドレスやその命令長等を外部に通知する
手法としては、命令を実行する毎に特定のバスサイクル
を起動して行うようにすることが簡単である。このと
き、データ処理装置が高速動作される場合に前記バスサ
イクルで外部に通知された情報の受け渡しを確実化する
には、前記バスサイクルの終了タイミングを外部とハン
ドシェークで制御することが望ましい。また、前記動作
モードの設定を容易化するには、前記第１の動作モード
及び第２の動作モードを設定するための内部制御レジス
タを所定の内部アドレスに割り当てて配置し、所定の命
令を介して当該制御レジスタにデータ設定するように構
成するとよい。

【００１４】

【作用】上記した手段によれば、命令実行毎にその実行
命令アドレスを外部に通知する第１の動作モードは、内
蔵命令キャッシュメモリを利用してデバッグを行うと
き、キャッシュヒットにより命令フェッチのための外部
バスサイクルが起動されなくても、その命令が実際に実
行されたときに通知される当該実行命令アドレスによっ
て、実行命令のトレースを全体として可能にする。更に
第１の動作モードは、命令実行順序を変更させるような
分岐命令が実行されたり、割り込みが受け付けられた場
合にも、実行命令を順を追って追跡可能に実行命令アド
レスをトレース可能にする。

【００１５】命令実行毎にその実行命令に関する命令長
などの内部情報を外部に通知する第２の動作モードは、
ソフトウェアカバレジ率の取得を保証する。

【００１６】第１及び第２の動作モードの双方を採用す
ることは、内蔵命令キャッシュメモリを利用しつつ命令
をプリフェッチして実行するデータ処理装置に関するデ
バッグに際し、命令実行毎に順次外部に通知される実行
命令アドレスとその内部情報により、実時間的に内部情
報を含めた実行命令トレース並びに実行命令ソフトウエ
アカバレジ率の取得を可能とするように作用する。

【００１７】

【実施例】図３には本発明の一実施例に係るマイクロプ
ロセッサを適用したエミュレータ並びにターゲットシス
テムの全体がブロック図で示される。

【００１８】エミュレータ１００はエミュレータ本体１
１０とエミュレータボックス１２０から構成され、エミ
ュレータボックス１２０に搭載されたマイクロプロセッ
サ１がインタフェースケーブル１３０を介してターゲッ
トボード２００のマイクロプロセッサ搭載コネクタ２１
０に接続される。ターゲットボード２００はソフトウェ
アデバッグ若しくはシステムデバッグ対象とされるター
ゲットシステムである。エミュレータ１００に搭載され
るマイクロプロセッサ１は、前記ターゲットボード２０
０のコネクタ２１０に搭載されるべきマイクロプロセッ
サと同等若しくは同じマイクロプロセッサである。この
マイクロプロセッサ１は、ターゲットボード２００のコ
ネクタ２１０に搭載されるべきマイクロプロセッサに対
する評価専用プロセッサであってもよいが、本実施例で
は、双方のマイクロプロセッサは同一チップを利用した
同一のものである。即ち、マイクロプロセッサ１は、後
述するデバッグサポート機能を有している。尚、図にお
いて２３０はメモリ、２２０は当該メモリ２３０をター
ゲットボード２００に接続するバスである。

【００１９】図３のシステムにおいて、マイクロプロセ
ッサ１は、ターゲットボード２００のために開発され若
しくは開発途上のターゲットプログラムを実行してター
ゲットボード２００を代行制御する。斯る代行制御途上
においてターゲットボード２００との間でやりとりされ
るアドレス並びにデータなどの各種バス情報や制御信号
などはエミュレータインタフェース１２２を介してエミ
ュレータ本体１１０に与えられ、例えばマイクロプロセ
ッサ１のバスサイクルに従ってその情報がトレースメモ
リ１１２にトレースされ、また、その情報がエミュレー
タ本体１１０の制御部１１１に与えられてエミュレーシ
ョン制御などに供される。エミュレーションを行うに当
たり、前記マイクロプロセッサ１のデバッグサポート機
能に対する初期設定若しくは条件設定は、前記制御部１
１１の指示に基づいてエミュレータインタフェース１２
２を介して行われる。尚、エミュレータ本体１１０は図
示しないシステム開発装置などと接続される。

【００２０】図１には前記マイクロプロセッサ１の一実
施例が示される。

【００２１】このマイクロプロセッサ１は、命令キャッ
シュメモリ（ＩＣＡＣＨＥ）６とデータキャッシュメモ
リ（ＤＣＡＣＨＥ）１３を内蔵し、更に命令プリフェッ
チキュー（ＩＰＦＱ）７に命令をプリフェッチしてパイ
プライン的に命令を実行する。パイプライン処理は、特
に制限されないが、命令プリフェッチ、命令デコード、
命令実行、オペランドアクセス、及び実行結果の書き込
みとされる。命令をプリフェッチするためののアドレス
演算は加算器４が行い、その結果はプリフェッチアドレ
スレジスタ３が保持する。特に制限されないが、命令プ
リフェッチキュー７への命令プリフェッチは８バイト
（６４ビット）単位で行われる。これに呼応して前記演
算器４にはプリフェッチアドレスレジスタ（ＰＡＲ）３
から帰還されたアドレスを８バイト分だけ先に進めるた
めの値＋８が供給される。プリフェッチされた命令が実
行されるとき、現在実行中の命令アドレスはプログラム
カウンタ（ＰＣ）２が保持する。プログラムカウンタ２
が保持する実行命令アドレスは実行命令アドレス生成論
理３０が形成する。即ち、実行命令アドレス生成論理３
０は、特に制限されないが、前記プリフェッチアドレス
レジスタ３の保持値及び後述する命令解釈部９からセレ
クタ１５を経て供給される命令長並びに命令プリフェッ
チキュー７へのキューイング状態を示す情報などに基づ
いて現在実行中の命令アドレスを生成する。プログラム
カウンタ２が保持する実行命令アドレスはゲート１４を
介して内部アドレスバス２２に出力可能になっている。

【００２２】前記プリフェッチアドレスレジスタ３が保
持するプリフェッチアドレスは、命令キャッシュメモリ
６に供給され、そのアドレスに対応するエントリが存在
する場合（キャッシュヒット）には対応命令が命令キャ
ッシュメモリ６から命令プリフェッチキュー７に供給さ
れる。対応エントリが命令キャッシュメモリ６に存在し
ない場合には命令用アドレス変換バッファ部（命令ＴＬ
Ｂ）５で変換された物理アドレスが内部アドレスバス２
２に供給される。このアドレスで外部メモリの番地を指
定してリードサイクルが起動され、内部データバス２１
を介して命令がフェッチされる。このときフェッチされ
る命令は命令キャッシュメモリ６を通して行われ、当該
キャッシュメモリ６にはその命令が新たなエントリとし
て追加される。

【００２３】前記命令プリフェッチキュー７にプリフェ
ッチされた命令の解釈は命令解釈部９が行う。この命令
解釈部９は、特に制限されないが、命令デコーダ９１、
マイクロプログラム部９２、命令長レジスタ９３、制御
回路９４、及びセレクタ９５，９６などを含んで構成さ
れる。命令プリフェッチキュー７にプリフェッチされた
命令は、先入れ先出し形式で命令デコーダ９１に供給さ
れる。命令デコーダ９１は、これに供給される命令を解
読して命令実行に必要な各種制御信号を生成する。命令
制御方式により命令は２種類に分類される。第１種の命
令については命令デコーダ９１による命令の解読で命令
実行に必要な所要の制御信号を生成する。これによって
生成される制御信号はセレクタ９６を介して内部制御信
号９７として各部に供給される。第２種の命令に対して
は、命令デコーダ９１がこれを判定し、所要の情報をマ
イクロプログラム部９２に与え、マイクロプログラムを
介して命令実行に必要な所要の制御信号を生成する。こ
のようにして生成される制御信号はセレクタ９６を介し
て内部制御信号９７として各部に供給される。命令の実
行終了を通知するための信号は上記命令の種別に応じて
命令デコーダ９１又はマイクロプログラム部９２から出
力されるが、その信号は前記セレクタ９５を通して制御
信号９８として後述する制御部８に与えられる。制御回
路９４は命令解釈部９の制御を司る論理を有し、例えば
セレクタ９５，９６の選択制御を行う。尚、命令解釈部
９が処理する命令は可変長命令とされ、例えば基本命令
は１６ビット長が基本とされ、高機能命令はその機能の
複雑さ等に従ってそれ以上の命令長を有するものもあ
る。

【００２４】前記命令解釈部９で生成されれた制御信号
９７によって命令を実行するための実行ユニットは、レ
ジスタファイル１０や算術論理演算器（ＡＬＵ）１１な
どの演算回路を含み、それらと内部データバス２１と
は、特に制限されないが、データ入力レジスタ３１及び
データ出力レジスタ３２によってインタフェースされ
る。データキャッシュメモリ１３は演算に利用されるデ
ータを保持し、セレクタ１６を介して供給されるアドレ
スに対応するエントリが存在する場合には外部メモリア
クセスに代えてデータキャッシュメモリ１３の保持デー
タが利用され、キャッシュミスの場合にはデータ用アド
レス変換バッファ部（データＴＬＢ）１２を介して変換
された物理アドレスによって外部メモリがアクセスさ
れ、これによって内部データバス２１に読み込まれたデ
ータが演算に利用される。

【００２５】制御部８は、割り込み制御のための論理、
外部とハンドシェークでバスサイクルを制御する制御論
理、各種バスアクセス制御信号を生成するための論理、
さらには各種制御用レジスタなどを有し、マイクロプロ
セッサ１の全体的な制御を行う。図にはデバッグモード
コントロールレジスタ（ＤＭＣ）８０、トレースモード
生成論理（ＴＭＬ）８１、及びバス制御回路（ＢＣＯＮ
Ｔ）８２が代表的に示される。この制御部８は、命令ア
クセスやオペランドアクセスといったバスアクセスの種
別を複数ビットのコードで示すバスアクセスタイプ信号
ＢＡＴ、リード／ライト信号Ｒ／Ｗ、バススタート信号
ＢＳ＊（記号＊が付された信号はローイネーブル信号で
あることを意味する）、アドレスストローブ信号ＡＳ＊
などを外部に出力し、データコンプリート信号ＤＣ＊や
割り込み信号ＩＲＱ＊を外部から受ける。データコンプ
リート信号ＤＣ＊は、アクセス先回路から出力され、ハ
ンドシェーク制御に利用される。このハンドシェーク制
御は、例えばマイクロプロセッサ１によるバスサイクル
の所定ステートにおいてデータコンプリート信号ＤＣ＊
のレベルを判定し、ディスエーブルレベルである場合に
はそれがイネーブルレベルにされるまで単数若しくは複
数ステート分のウェイトサイクルを挿入することで実現
することができる。

【００２６】次に本実施例のマイクロプロセッサ１が有
する外部トレースサイクルモードについて説明する。

【００２７】この外部トレースサイクルモードとは、命
令を実行する毎にその実行命令アドレスを外部に通知す
る第１の動作モードと、実行命令アドレスの通知に加え
て、命令実行に伴って発生するデータ処理装置の内部状
態を示す内部情報を外部に通知する第２の動作モードと
を含む動作モードである。本実施例に従えば、外部トレ
ースサイクルモードが設定されると、命令実行毎に外部
トレースサイクルと称するバスサイクルが起動され、そ
の実行された命令アドレス、当該命令の命令長、外部ト
レースサイクルであることを外部に指示するための「１
００」のコードを持つバスアクセスタイプ信号ＢＡＴが
出力される。実行命令アドレスはプログラムカウンタ２
からゲート１４及び内部アドレスバス２２を介して、外
部アドレスバスＡＤＲＳに出力される。内部情報例えば
命令長は、命令長レジスタ９３からセレクタ１５及び内
部データバス２１を介して、外部データバスＤＡＴＡに
出力される。即ち、外部トレースサイクルモードが設定
された状態において、命令解釈部９から出力される制御
信号９８により制御部８に命令実行終了が通知される
と、制御部８は、制御信号２４を介してゲート１４及び
セレクタ１５を制御し、プログラムカウンタ２の値を内
部アドレスバス２２に出力させると共に、命令長レジス
タ９３の値をデータバス２１に出力させ、外部にはバス
制御回路８２を介して前記外部トレースサイクルを発行
する。

【００２８】外部トレースサイクルモードは前記デバッ
グモードコントロールレジスタ８０に設定される。この
レジスタ８０は、特に制限されないが、図２にその詳細
が示されるようにデバッグ関係の動作モードを制御する
ための３２ビットのレジスタでり、そのうちのビット２
５−２７の３ビットが、外部トレースサイクルモードを
設定するためのトレース制御フィールドＳＥ（０−２）
とされる。この制御フィールドＳＥ（０−２）に「１１
１」が設定されたときにマイクロプロセッサ１は外部ト
レースサイクルモードとされる。デバッグモードコント
ロールレジスタ８０にはアドレスが割り当てられ、例え
ば制御レジスタ操作命令のような所定の命令によって当
該レジスタ８０にモード設定情報を書き込むことによっ
て動作モードの設定が行われる。

【００２９】ここで前記デバッグモードコントロールレ
ジスタ８０におけるその他のビットについて説明する
と、デバッグイネーブルビットＤＥは当該レジスタに設
定される各種デバッグ用の動作モードが有効か否かを示
すビットとみなされる。前記制御フィールドＳＥ（０−
２）は全体としてトレースに関する制御ビットが設定さ
れ、「０００」はトレースに関する特別な制御を行わな
いことを意味し、「００１」は１命令実行毎にデバッグ
事象を検出すること即ちトレースを可能にするための特
別なサイクルを挿入することを指示し、「０１０」は無
条件分岐命令及び分岐が成立した条件分岐命令毎にデバ
ッグ事象を検出することを指示し、「０１１」は分岐命
令実行毎にデバッグ事象を検出することを指示する。本
実施例のマイクロプロセッサ１は、エミュレーションの
ためのブレークポイントアドレスを設定可能な図示しな
いブレークレジスタを有している。これに設定されたブ
レークポイントアドレスに対するリード動作を監視する
かライト動作を監視するかの動作モードは、それぞれビ
ットＲＥ，ＷＥに設定される。フィールドＥＥには命令
実行アドレスに関するブレーク監視の動作モードが設定
される。ビットＣＤは各種内蔵キャッシュメモリの制御
レジスタに対するアクセスを制御するビットとされ、ビ
ットＭＫはブレークポイントアドレスに対するマスクを
制御するビットとされる。

【００３０】図４には外部トレースサイクルの一例タイ
ミングチャートが示される。同図においてＣＬＫはマイ
クロプロセッサ１の動作基準クロック信号である。同図
において時刻ｔ１からｔ３は命令プリフェッチのための
外部リードバスサイクルとされる。即ち、プリフェッチ
すべき命令は命令キャッシュメモリ６のキャッシュミス
により外部メモリからフェッチされる。当該命令フェッ
チバスサイクルにおいてバスアクセスタイプ信号ＢＡＴ
は命令フェッチを意味する「００１」とされる。外部バ
スアクセスサイクルにおいて前記制御部８特にバス制御
回路８２はバスサイクル起動後における動作基準クロッ
ク信号の３サイクル目の立ち上がり変化に同期して（時
刻ｔ２）データコンプリート信号ＤＣ＊をサンプリング
し、ウェイトサイクルの挿入を判定する。この命令フェ
ッチのためのリードサイクルでは、そのタイミングが到
来する前に、アクセス対象とされるメモリから出力され
るデータコンプリート信号ＤＣ＊がイネーブルレベル
（ローレベル）に変化されているため、ウェイトサイク
ルが挿入されずに時刻ｔ３にバスサイクルが終了され
る。

【００３１】この例に従えば、時刻ｔ３においてマイク
ロプロセッサ１の内部では先にプリフェッチされた所定
の命令実行が終了されている。この状態が制御信号９８
を介して制御部８に通知されることにより、その次には
外部トレースサイクルが起動される。この外部トレース
サイクルにおいて、アドレスバスＡＤＲＳには直前に実
行終了された実行命令アドレス即ちプログラムカウンタ
２の値が出力され、データバスＤＡＴＡにはその命令に
対応して命令長レジスタ９３が保持している命令長が出
力される。このアクセスサイクルにおいてバスアクセス
タイプ信号ＢＡＴは外部トレースサイクルを意味するコ
ード「１００」とされる。図３で説明したエミュレータ
本体１１０はそれらの情報をエミュレータインタフェー
ス１２２を介してトレースメモリ１１２に格納して行
く。このとき、トレースメモリ１１２若しくは制御部１
１１はその実行命令アドレス及び命令長をトレースメモ
リ１１２に書き込み完了若しくは書き込み動作確定と見
なされるタイミングを以てデータコンプリート信号ＤＣ
＊をイネーブルレベルに変化させる。この例では、時刻
ｔ４において未だデータコンプリート信号ＤＣ＊がイネ
ーブルレベルに変化されていないため、それ以降ウェイ
トサイクルが挿入され、エミュレータ本体１１０からの
データコンプリート信号ＤＣ＊による書き込み完了の応
答を待って時刻ｔ５に外部トレースサイクルを終了す
る。このようなハンドシェーク制御により、高速動作す
るマイクロプロセッサ１に対しても実行命令アドレスと
命令長のトレースは確実に行われる。エミュレータ本体
１１０はトレースされた情報に基づいてソフトウェアカ
バレジ処理を並行して進めていくことができる。

【００３２】図５には外部トレースサイクルの直前及び
直後にバスサイクルが起動されていないときの例が示さ
れる。同図における外部トレースサイクルの動作は図４
の場合と全く変わりない。外部トレースサイクルの前後
においてバスサイクルが起動されいない状態は、命令キ
ャッシュメモリ６のキャッシュヒットにより内蔵キャッ
シュメモリから命令をプリフェッチし、命令プリフェッ
チのために外部バスアクセスサイクルを起動しなくても
済む場合が想定される。

【００３３】上記実施例によれば以下の作用効果があ
る。

【００３４】（１）外部トレースサイクルモードを設定
することにより、予めプリフェッチされた命令が実際に
実行される毎に、その実行命令アドレスと命令長とを外
部に出力する外部トレースサイクルが起動されるから、
実行された命令が内蔵キャッシュメモリからフェッチさ
れたものであっても、実行された命令を簡単に順次外部
でトレースさせることができる。従って内蔵命令キャッ
シュメモリを使用可にした状態で命令長をも含めて実行
命令のトレースが可能になる。

【００３５】（２）外部トレースサイクルによって外部
に出力される実行命令アドレス及び命令長は、プリフェ
ッチされて実際に実行完了された命令に関するものであ
るから、予めプリフェッチキュー７にプリフェッチされ
た命令のうち、割り込みや条件分岐等に起因して実行さ
れないことになった命令に関しては外部トレースサイク
ルの対象外とされ、そのような命令実行順序の変更に対
して特別な考慮を払わずに実行命令のトレースを行うこ
とができる。換言すれば、命令実行順序を変更させるよ
うな分岐命令が実行されたり、割り込みが受け付けられ
た場合にも、実行命令を順を追って追跡可能に実行命令
アドレスを取得していくことができるから、プリフェッ
チされた命令群に同一の分岐先アドレスをもつ分岐命令
が複数個存在するときにも、どの分岐命令が実行された
かの判別を簡単に行うことが可能になり、また、割込み
が受け付けられた場合にも、従来のように割込みハンド
ラに処理が移る前に行われるスタックへの復帰アドレス
の退避をエミュレータでモニタして割込みがどこで受け
付けられたかを解析するような手間のかかる処理は必要
とされない。

【００３６】（３）実行命令アドレスや命令長を出力す
るための外部トレースサイクルは、エミュレータ本体１
１０から供給されるデータコンプリート信号ＤＣ＊に基
づいてハンドシェークでそのバスサイクルの終了タイミ
ングが制御されるから、マイクロプロセッサ１がその最
高周波数で動作した場合にも何等影響なく、確実に行わ
れる。

【００３７】（４）外部トレースモードでは実行命令ア
ドレスに加えてその命令長も出力されるから、エミュレ
ーションの途中で割り込みや分岐を生じても、分岐命令
や割込み受付の直前の実行命令の命令長をエミュレータ
側で知ることができ、ソフトウェアカバレジ率を確実に
取得することができるようになる。

【００３８】（５）外部トレースサイクルによりトレー
スメモリ１１２に実行命令アドレスとその命令長を書き
込むための処理時間は例えば図５（Ａ）に示される１０
０ｎｓのような比較的短い時間とされる。したがって、
ソフトウェアカバレジ率を取得するときは、エミュレー
ションに際して命令実行毎に１００ｎｓ程度の外部トレ
ースサイクルを実行させるだけで済み、ソフトウェアカ
バレジ率を取得するための処理が高速化され、１００ｎ
ｓ毎の外部トレースサイクルがエミュレーション動作に
追加されるものの実時間的に実行命令のソフトウエアカ
バレジ率を取得する事が可能になる。特にユーザプログ
ラム若しくはターゲットプログラムが大規模で処理に時
間がかかる場合にはその効果は顕著である。これに対し
て、全ての実行命令アドレスやその命令長を外部に出力
する機能を有しない従来の手法では、図５（Ｂ）に示さ
れるように、分岐命令の実行毎にカバレジ処理ハンドラ
を起動し、そのハンドラ中でバスモニタによって取得し
た命令の逆アセンブリングと命令長解析を行ってトレー
スメモリに書き込みを行わなければならないため、約１
０ｍｓといった比較的長い時間が必要とされ、ソフトウ
ェアカバレジ率を取得する場合には実時間的にエミュレ
ーションを行うことはできず、ターゲットプログラムに
含まれる命令の逐次実行でエミュレーションを行わざる
を得ないことがわかる。

【００３９】（６）以上により、外部トレースモードを
設定しておけば、内蔵命令キャッシュメモリ６を利用し
つつ命令をプリフェッチしながらエミュレーションを行
う場合にも、内部情報を含む実行命令トレース及び実行
命令ソフトウェアカバレジの実時間取得が可能となる。

【００４０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４１】例えば上記実施例では、命令を実行する毎
にその実行命令アドレスを外部に通知する第１の動作モ
ードと、命令実行に伴って発生するデータ処理装置の内
部状態を示す内部情報を外部に通知する第２の動作モー
ドとを含む外部トレースサイクルモードについて説明し
たが、デバッグに際してデータ処理装置の内蔵命令キャ
ッシュメモリを利用する点、並びに分岐等における実行
命令の追跡という点を特に考慮する場合には、第１の動
作モードだけを採用することができる。また、可変長命
令のソフトウェアカバレジを確実に取得することを特に
考慮する場合には第２の動作モードだけを採用すること
もできる。

【００４２】また、外部に通知可能にされる前記内部情
報は命令長であるとして説明したが、内部情報はそれに
限定されず、演算結果に対するオーバーフローフラグや
マイクロプロセッサの実行ステータスを示す各種フラグ
などであってもよい。また、動作モードの設定は制御レ
ジスタ操作命令を介して行うものに限定されず、モード
設定端子から供給されるモード信号のレベルの組み合わ
せなどによって直接或いはそのモード信号によってレジ
スタ操作命令を発行させたりして動作モードの設定を行
うようにしてもよい。またマイクロプロセッサは可変長
命令を実行するＣＩＳＣ型に限定されず、ＲＩＳＣ型の
プロセッサであってもよい。マイクロプロセッサはその
他の周辺回路を内蔵してもよい。

【００４３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるデバッ
グサポート機能付きのマイクロプロセッサに適用した場
合について説明したが、本発明はそれに限定されるもの
ではなく、エミュレーション専用の評価チップとしての
データ処理装置にも適用することができ、更にデバッグ
に利用される装置はエミュレータに限定されずロジック
アナライザのような装置であってもよい。

【００４４】本発明は、少なくともソフトウェアデバッ
グ若しくはシステムデバッグにおいて実行命令のトレー
スが必要とされる条件のデータ処理装置に広く適用する
ことができる。

【００４５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４６】すなわち、命令実行毎にその実行命令アド
レスを外部に通知することにより、内蔵命令キャッシュ
メモリを利用してデバッグを行うとき、キャッシュヒッ
トにより命令フェッチのための外部バスサイクルが起動
されなくても、その命令が実際に実行されたときに通知
される当該実行命令アドレスによって実行命令のトレー
スを全体として可能にすることができ、更に、命令実行
順序を変更させるような分岐命令が実行されたり、割り
込みが受け付けられた場合にも、実行命令を順を追って
追跡可能に実行命令アドレスをトレース可能にすること
ができるという効果がある。

【００４７】さらに、命令実行毎にその実行命令に関す
る命令長などの内部情報を外部に通知することにより、
デバッグ途中で割り込みや分岐を生じても、分岐命令や
割込み受付の直前の実行命令の命令長を知ることがで
き、ソフトウェアカバレジ率の実時間的な取得を保証す
ることができるという効果がある。

【００４８】以上の効果により、内蔵命令キャッシュメ
モリを利用しつつ命令をプリフェッチしながらデバッグ
を行う場合にも、内部情報を含む実行命令トレース及び
実行命令ソフトウェアカバレジの実時間取得が可能にな
るという効果がある。

【００４９】そして、それら情報を取得すべき外部装置
との間でデータ処理装置は斯る情報をハンドシェークで
通知することにより、データ処理装置がその最高周波数
で動作する場合にも前記情報の実時間的な取得を保証す
ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置の一実施例マイク
ロプロセッサのブロック図である。

【図２】一実施例マイクロプロセッサに含まれるデバッ
グモードコントロールレジスタの詳細説明図である。

【図３】一実施例マイクロプロセッサを適用したエミュ
レータ並びにターゲットシステムの全体ブロック図であ
る。

【図４】外部トレースモードによって実現される外部ト
レースサイクルの一例タイミングチャートである。

【図５】外部トレースサイクルの前後において命令フェ
ッチバスサイクルが起動されない場合の一例タイミング
チャートである。

【図６】ソフトウェアカバレジ処理の説明図であり、
（Ａ）には外部トレースサイクルを利用した場合の処理
が示され、（Ｂ）には従来の一例処理が示される。

【図７】プリフェッチされた命令群に同一分岐先アドレ
スが含まれる場合の一例説明図である。

【符号の説明】

１マイクロプロセッサ２プログラムカウンタ３プリフェッチアドレスレジスタ５命令用アドレス変換バッファ６命令キャッシュメモリ７命令プリフェッチキュー８制御部８０デバッグモードコントロールレジスタＳＥ（０−２）トレース制御フィールド８１トレースモード生成論理８２バス制御回路ＤＣ＊データコンプリート信号ＢＡＴバスアクセスタイプ信号９命令解釈部９１命令デコーダ９２マイクロプログラム部９３命令長レジスタ９４制御回路１４ゲート１５セレクタ２１データバス２２アドレスバス１００エミュレータ１１０エミュレータ本体１１２トレースメモリ１２０エミュレータボックス２００ターゲットボード

───────────────────────────────────────────────────── フロントページの続き (72)発明者松井重純東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内

Claims

【特許請求の範囲】

【請求項１】命令キャッシュメモリを内蔵して命令を
実行するデータ処理装置において、命令を実行する毎に
その実行命令アドレスを外部に通知する第１の動作モー
ドを有するものであることを特徴とするデータ処理装
置。
【請求項２】可変長命令を実行可能なデータ処理装置
において、命令を実行する毎にその実行命令の命令長を
外部に通知する第２の動作モードを有するものであるこ
とを特徴とするデータ処理装置。
【請求項３】命令キャッシュメモリを内蔵すると共に
命令のプリフェッチを行って命令を実行するデータ処理
装置において、命令を実行する毎にその実行命令アドレ
スを外部に通知する第１の動作モードと、実行命令アド
レスに加えてその命令実行に伴って発生するデータ処理
装置の内部状態を示す内部情報を外部に通知する第２の
動作モードと、を有するものであることを特徴とするデ
ータ処理装置。
【請求項４】前記第１及び第２の動作モードが有効と
された状態において、命令実行毎にその実行命令アドレ
スと当該命令に関する内部情報とを外部に出力するため
のバスサイクルを起動する制御部を有するものである請
求項３記載のデータ処理装置。
【請求項５】前記制御部は、前記バスサイクルの終了
タイミングを外部とハンドシェークで制御するバス制御
回路を有するものである請求項４記載のデータ処理装
置。
【請求項６】所定のアドレスが割り当てられ、前記第
１の動作モード及び第２の動作モードを設定するための
内部制御レジスタを有するものである請求項３乃至５の
何れか１項記載のデータ処理装置。
【請求項７】前記第１の動作モード及び第２の動作モ
ードを設定するための外部信号を受けるモード端子を有
するものである請求項３乃至５の何れか１項記載のデー
タ処理装置。