JPH03216734A - データ処理方法及び中央処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，不特定のビット列で形成された命令を中央処
理装置に実行させることにより所定のデータ処理を可能
とするデータ処理方法及び当該方法の実施に使用される
中央処理装置に関し、例；ばソフトウェアデバッグにお
けるトレース処理、ブレーク処理、逆アセンブル処理な
どのようにイ令語長を獲得する必要がある処理を行う場
合若Ｉくはそのような処理を行うシステムに適用してＪ
効な技術に関するものである。

〔従来の技術〕

電子計算機やマイクロコンピュータなどに含一れる中央
処理装＠　（ＣＰＵ）においては、プロろラムカウンタ
によって示される値に従って、プ［グラムメモリから所
定の命令（インストラクション）が読出され、それがイ
ンストラクションレシスタに格納されるようになってい
る．これを命子フエツチと称する。フエツチされた命令
はインノトラクションデコーダで解読され、その解読結
牙に基づいて各種レジスタやＡＬＵ　（算術論理演澗部
）が動作され、これにより当該命令が実行さ右る。命令
を示すコードは命令語と称され、１．０のビット列で表
わされる。

一方、デバッガ、インサーキットエミュレータ（ＩＣＥ
）などにおいてプログラムの動作を検証するためのシス
テムプログラムによって，一命令毎に実行するトレース
処理，指定アドレスでプログラムを停止させるブレーク
処理、命令コードを解析してその結果を表示する逆アセ
ンブル処理などが行われる。このような処理では、命令
語長を獲得する必要があり、従来は命令語長を得るため
のテーブル及び対応する命令語長を当該テーブルより獲
得するための検索ルーチンを用意し，必要に応じて当該
検索ルーチンを呼出して命令語長を獲得するようにして
いた。

尚、マイクロプロセッサについて記載された文献の例と
しては平成元年３月に株式会社日立製作所より発行され
た「日立６８００．６８００シリーズマイクロプロセッ
サ／周辺ＬＳＩデータブック」がある。

〔発明が解決しようとする課題〕

しかしながら、上記従来技術について本発明者が検討し
たところによれば、以下のような問題点のあることが明
らかにされた。

すなわち、トレース処理，ブレーク処理，逆アセンブル
処理などにおいて命令語長を獲得するために従来は、所
定のテーブル及び検索ルーチンを用意し、必要に応じて
この検索ルーチンを呼出して命令語長を獲得するように
していたが、かかる検索ルーチンのためにメモリのワー
クエリアが占有され、加えて当該検索ルーチンのオーバ
ーヘッドを生じ、またそのような検索ルーチンのために
中央処理装置の負荷が増大してしまうために処理の高速
化が困難となっている。

本発明の目的は、命令語長を得るためのテーブル及び対
応する命令語長を当該テーブルより獲得するための検索
ルーチンを用意することなく命令語長を獲得するするこ
とができ乙技術を提供することにある。

本願の前記ならびにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち命令語長を示す情報ビットを当該命令に含め、
ソフトウェアデバッグ処理において、当該情報ビットを
含む命令を中央処理装置にフェッチさせ実行させるか参
照命令を実行することにより当該命令の語長情報を獲得
させ，それをデータ処理に反映させるようにしたもので
ある。

また、このようなデータ処理を可能とするため、命令語
長を示す情報ビットを含む命令をフェッチする手段と、
フェッチされた命令に含まれる情報ビットに基づいて当
該命令の語長情報を獲得する手段とを有して中央処理装
置を構成したものである。

ここで、フェッチされた命令に含まれる情報ビットに基
づいて当該命令の語長情報を獲得するには、コンディシ
ョンコードを保持するコンディシゴンレジスタと，フェ
ッチされた命令を保持するインストラクションレジスタ
とを内部バスで結合し、このインストラクシＪンレジス
タに保持された命令に含まれる情報ビットの内容をコン
デイションコードレジスタに転送することにより、当該
情報ビットの内容をコンディションコードに反映させる
ようにするとよい。

更に、フェッチされた命令の実行結果がコンディション
コードレジスタによって示されることがら、命令語長を
示す情報ビットを含む命令の実行結果に基づいて当該情
報ビットの内容をコンディションコードに反映させるよ
うにしても、命令語長を獲得することができる。

〔作　用〕

上記した手段によれば、命令語長を示す情報ビットを含
む命令がフェッチまたは参照命令により獲得され、獲得
された命令に含まれる情報に基づいて当該命令の語長情
報が獲得され、このことが、命令語長を得るためのテー
ブル及び対応する命令語長を当該テーブルより獲得する
ための検索ルーチンを不要とし、検索処理のオーバーヘ
ッドの低減更には処理の高速化を達成する。

〔実　施　例１〕 第１図には本発明の一実施例方法において使用される命
令コードの構成が示され、第２図には当該コードの下位
２ビットで命令長を示す場合の命令コードの割当てが示
される。

同図に示される命令のビット列は、特に制限されないが
、以下に示される対応とされる。

ｏＯ：１バイト命令 ０１：２バイト命令 １０：３バイト命令 １１：４バイト命令 尚、第１図中の＄印の内容は状況に応じて適宜に決定さ
れる。

また、本実施例で使用される命令は、特に制限されない
が、レジスタ転送・演算命令、分岐命令であり、それは
以下のように仮定される。

■イミディエートモードの転送命令 Ｒ　４−　ｍ この命令は２バイト命令であり、メモリ内の１バイトの
データをレジスタに転送することを意味する。Ｒはレジ
スタ、ｍはメモリの内容を示す。

■ダイレクトモードの転送命令 Ｒ←（ｍ） この命令は２バイト命令であり、１バイトで示されるア
ドレスの内容をレジスタに転送することを意味する。

■エクステンドモードの転送命令 Ｒ←（ｍｍ） この命令は３バイト命令であり、２バイトで示されるア
ドレスの内容をレジスタに転送することを意味する。

■インプライドモードのインクリメント命令Ｒ４−Ｒ＋
１ この命令は１バイト命令であり、レジスタ内で閉じてい
る演算によってインクリメントすることを意味する。

■ブランチ命令 ＰＣ４−ＰＣ＋ｊ この命令は２バイト命令であり，プログラムカウンタ（
ＰＣ）にｊを加えた相対値へ分岐することを意味する。

■ロングブランチ命令 ＰＣ４−ＰＣ＋ｉｊ この命令は３バイト命令であり、ＰＣにｉｊを加えた相
対値へ分岐することを意味する．■ジャンプ命令 Ｐ　Ｃ　４−　ｍ　ｍ この命令は３バイト命令であり、絶対アドレスｍｍへ分
岐することを意味する。

■条件付きロングブランチ （ｉｆ：ｔｒｕｅ）　Ｐ　Ｃ　４−　Ｐ　Ｃ　＋　ｉ　
ｊこの命令は４バイト命令であり，所定の条件が成立す
る場合に、ＰＣにｉｊを加えた相対値へ分岐することを
意味する。

上記各命令において、特にＭｕＭされないが、命令語の
１バイト目の下位２ビットは、当該命令の語長を示す情
報ビットとされる。すなわち、インプライドモードのイ
ンクリメント命令における１バイト目の下位λビットは
、”ｏｏ”とされ当該命令語長が１バイトであることを
示しており、イミディエートモードの転送命令、ダイレ
クトモードの転送命令、ブランチ命令における１バイト
目の下位２ビットは“０１”とされ当該命令語長が２バ
イトであることを示しており、エクステンドモードの転
送命令、ロングブランチ命令，ジャンプ命令における１
バイト目の下位２ビットは″１０　ｊｊとされ当該命令
語長が３バイトであることを示しており、条件付きロン
グブランチ命令における１バイト目の下位２ビットは“
１１”とされ当該命令語長が４バイトであることを示し
ている。

尚、命令語長の種類が多いために２ビットで表現できな
い場合には、３ビット若しくはそれ以上のビットを命令
語長の情報用に割当てることができるし、参照する演算
や分岐命令の状況等に応じてビット位置を適宜に決定す
ることができる。第３図には上位３ビットを命令語長の
情報用に割当てた場合が示される。

また、命令語長が同一の割合となることは希であり一般
にはばらつきを生ずる。このため情報ビット列を数字と
して扱うこともできる。例えば抽出された３ビットのデ
ータを以下のように定義するこどもできる。

ｏＯＯ〜００１・・・・・・１バイト命令０１０〜１０
０・・・・・・２バイト命令１０１〜１１０・・・・・
・３バイト命令１１１　　　　・・・・・・４バイト命
令このように情報ビットを含む命令がマイクロコンピュ
ータによってフェッチされた場合，当該マイクロコンピ
ュータは当該情報ビットに基づいて当該命令の語長情報
を獲得する。

第４図には本発明の一実施例方法が適用される中央処理
装置が示される。

外部アドレスバスと内部アドレスバスとの間にはアドレ
スバッファ８が介在され、プログラムカウンタ１０によ
って示されるアドレスが当該アドレスバッファ８を介し
て外部アドレスバスに載せられる。このアドレスによっ
て、当該中央処理装置の外部に配置されたＲＡＭ　（ラ
ンダム・アクセス・メモリ）などの図示しない外部記憶
装置から該当する命令が読出され、それが外部データバ
スに載せられる。尚、スタックポインタ９は外部のプッ
シュダウン／ポップアップスタック領域中において、次
に行われるスタック操作時に有効なアドレスを示す働き
をする。外部データパスに載せられた命令は、インスト
ラクションフェッチサイクルでインストラクションレジ
スタ２に取込まれる。インストラクションフェッチサイ
クルは、命令サイクル制御部１５の制御下でタイミング
信号を生成するタイミングジェネレータ４の発振出力に
よって規制される．上記インストラクションレジスタ２
に取込まれた命令によりオペランド部の取込みの有無が
判別され、必要に応じて連続データの取込みが行われる
．このデータの取込みはデータバッファ３を介して行わ
れ、このデータバッファ３に結合された内部データパス
を介して各レジスタに格納される．インストラクション
レジスタ２内の命令は、命令デコーダ１によって解読さ
れ，この解読結果に基づいて、レジスタ・ＡＬＵ（算術
論理演算ユニット）制御部５が起動され、この制御部５
によってインデックスレジスタ１１やアキュームレータ
１２．１３などの各レジスタ、及びＡＬＵ１４の動作が
制御されることにより、当該命令の所定の処理が実行さ
れる。ＡＬＵ１４の演算結果はコンディションコードレ
ジスタ７のフラグに反映され、このコンディションコー
ドレジスタ７の保持情報に基づいて条件分岐制御が可能
とされる。この分岐制御は条件分岐制御部６によって行
われる。

本実施例で取込まれる命令には、既述したように当該命
令の語長を示す情報ビットが含まれており、このような
命令がインストラクシＪンレジスタ２に取込まれると、
すなわちこのような命令がフェッチされると，レジスタ
・ＡＬＵ制御部５によりインストラクションレジスタ２
内の命令の情報ビットの内容が内部データパスを介して
コンディションコードレジスタ７に転送され、これによ
り当該情報ビットの内容がコンディションコードに反映
される。

また、命令デコーダ１の命令解読結果に基づく命令実行
において、ＡＬＵ１４の演算結果がコンディションコー
ドレジスタ７に反映されることがら、ＡＬＵ１４を使用
した演算として、上記情報ビットの内容をコンディショ
ンコードに反映させることもできる。

このように本実施例では対応する命令語長をテーブルよ
り獲得するための検索ルーチンを用いるのではなく、ビ
ット列となっている命令語長情報を命令語の取込み、あ
るいは特定命令の実行によりコンディションコードに反
映させるようにしているので、命令語長を得るためのテ
ーブル及び対応する命令語長を当該テーブルより獲得す
るための検索ルーチンが不要となり、検索処理のオーバ
ーヘッドを生ずることもないから、処理の高速化が図れ
る。

〔実　施　例２〕 中央処理装置の持つアドレシングモード（命令の種類）
と命令語長を示す情報ビットとの対応をとることにより
命令語長及び命令種を同時に獲得できる。第５図にはこ
の場合の命令割当ての一例が示される。同図に示される
命令コード表によれば、特殊命令及びレジスタ演算命令
が１バイト、エミディエートアドレシングモード、ダイ
レクトアドレシングモードの転送命令、相対アドレス分
岐命令、相対アドレスサブルーチンコールが２バイト命
令、絶対アドレス分岐命令、絶対アドレスサブルーチン
コール、エクスランドアドレシングモードが３バイト、
条件付きロングアドレス分岐命令が４バイトとされ、例
えば上位ビットが１６進数のＢ，Ｃ，Ｆの場合に分岐命
令とされる。

本実施例によれば、上記実施例と同様に命令語長を示す
情報ビットに基づいて命令語長情報を獲得する処理が中
央処理装置によって行われることになるので、上記実施
例の場合と同様の効果を奏するとともに、アドレシング
モードと情報ビットとの対応をとることにより、命令の
１バイト目を取込むことにより命令種をも獲得すること
ができるため、例えばトレース処理などで問題とされる
，分岐命令か否かの判定を容易に行うことができるとい
う効果を奏する。

〔実　施　例３〕 次に上記中央処理装置を含むシステムにおいて、トレー
ス処理、ブレーク処理、逆アセンブル処理を行う場合に
ついて説明する。

トレース処理は一命令実行毎にレジスタ表示を行うもの
であり、これをソフトウェアによって実現する場合には
、次の命令のあるアドレスにブレークをかける必要があ
る。このためトレース処理をソフトウェアによって実現
する場合には、実行する命令の語長を獲得する必要があ
る。

第６図にはトレース処理の流れが示される。

トレースアドレスの命令語が取込まれると（ステップＳ
ＴＩ）．当該命令語の情報ビットたる下位２ビットに基
づいて命令語長の獲得が行われる（ステップＳＴ２）。

当該命令語の下位２ビットがＬｄ　Ｏ　Ｏ　Ｉ＋であれ
ば、それは当該命令が１バイトであることを意味するか
ら、ブレーク制御部２６の制御により当該命令アドレス
の次のアドレスにブレークがかけられる（ステップＳＴ
３）。また当該命令語の下位２ビットが４１　０　１　
ｊｊであれば、それは当該命令が２バイト命令であるこ
とを意味するから、当該命令アドレスから２つ目のアド
レスにブレークがかけられる（ステップＳＴ４）．そし
て当該命令語の下位２ビットが“１０”であれば、それ
は当該命令が３バイトであることを意味するから、当該
命令アドレスから３つ目のアドレスにブレークがかけら
れる（ステップＳＴ５）．更に当該命令語の下位２ビッ
トが゛′１１″′であれば、それは当該命令が４バイト
命令であることを意味するから、当該命令アドレスから
４つ目のアドレスにブレークがかけられる（ステップＳ
Ｔ６）．これにより、現在実行中の命令の次の命令の先
頭にブレークがかけられ、一命令実行毎のトレースが可
能とされる。

ブレーク処理は指定アドレス（ブレークポイント）でプ
ログラムを停止させる処理である．ブレークポイントの
設定をソフトウエアにより実現するためには、ブレーク
処理を実行させるための命令を、指定アドレスに書込む
必要がある。

このとき、指定されたアドレスの本来の内容は退避され
る．そしてブレーク処理では一命令実行した後、再度ブ
レークポイントを設定し直す必要があり、このために命
令語長の獲得が必要とされる．第７図にはブレーク処理
の流れが示される。

先のブレーク処理において退避されたブレークポイント
の命令が戻され（ステップＳＴＩＩ）、当該命令語の下
位２ビットに基づいて命令語長の獲得が行われる（ステ
ップＳＴ１２）。トレース処理の場合と同様に、当該命
令語の下位２ビットが“’　ｏ　ｏ　”であれば当該ア
ドレスの次のアドレスにブレークがかけられ（ステップ
ＳＴ１４）、“０１″′であれば当該アドレス２つ目の
アドレスにブレークがかけられ（ステップＳＴｌ５）．
“１０″であれば当該アドレスから３つ目のアドレスに
ブレークがかけられ（ステップＳＴｌ６）、ＩＩ　１　
１　Ｉ＋であれば当該アドレスから４つ目のアドレスに
ブレークがかけられる（ステップＳＴ１７）。

そして１命令が実行され（ステップＳＴ１８）、しかる
後に現在のブレークの内容が戻され（ステップＳＴ１９
）．当該ブレークポイントの本来の命令が退避され、ブ
レークがかけ直される（ステップＳＴ２０）。

逆アセンブル処理は、命令コードを解析してその結果を
表示する処理である。

この逆アセンブル処理では、１６進数で示されるオブジ
ェクトコードが解析され、アセンブラ言語に変換される
。

第８図には逆アセンブル処理の流れが示される。

先ず、先頭アドレスの命令語が取込まれ（ステップＳＴ
２１）．当該命令語の下位２ビットに基づいて命令語長
の獲得が行われる。下位２ビットが”　ｏ　ｏ　’″で
あれば１バイトが引き数とされ（ステップＳＴ２３）．
下位２ビットがｔｔ　Ｏ　１　ｎであれば２バイトが引
き数とされ（ステップＳＴ２４）、下位２ビットがＩＩ
　１　０　＋７であれば３バイトが引き数とされ（ステ
ップＳＴ２５）．下位２ビットが″１１”であれば４バ
イトが引き数とされる（ステップＳＴ２６）。そして逆
アセンブル展開ルーチンの呼び出しが行われ、逆アセン
ブル処理が行われる。

以上のトレース処理、ブレーク処理、逆アセンブル処理
では、命令語長を示す情報ビットの内容により処理が変
更されることになり、また、命令語長を得る過程では、
算術論理演算であるＡＮＤ操作若しくはインストラクシ
ョンレジスタ２からコンディションコードレジスタ７へ
の情報ビット内容の転送など最小限の処理しか行わない
で済み、マイクロプロセッサの負荷軽減により処理の高
速化が図られる。

〔実　施　例４〕 第９図には本発明の第４実施例であるマイクロコンピュ
ータ開発用システムが示される。同図に示されるシステ
ムは、特に制限されないが，ソフトウェア開発用の親計
算機１７と、マイクロコンピュータ応用機器（ターゲッ
トシステムとも称される）１９と、この親計算機１７と
マイクロコンピュータ応用機器１９との間に介在された
エミュレータ１８とを含む。このエミュレータ１８は、
ターゲットシステム１９に含まれるターゲットマイクロ
プロセッサの機能を代行する一方でデバッガとしての機
能を持ち、詳細なシステムデバッグを支援する。このよ
うなエミュレータ１８の本体にはターゲットマイクロプ
ロセッサと同等の機能を有するスレーブマイクロプロセ
ッサが搭載されており、このマイクロプロセッサとして
、上記第１、若しくは第２実施例における中央処理装置
が適用される。またエミュレータ１８の本体からはイン
タフェースケーブル２１が引き出され、このケーブル２
１の先端プラグが、ターゲットシステム１９に設けられ
たターゲットマイクロプロセッサ用ソケット２０に結合
されている。エミュレータ１８と親計算機１９とはシリ
アル回線で結合されることにより、両者間での所望デー
タのやりとりが可能とされる。またこの親計算機１７で
は、エミュレータ１８の動作制御の他に、逆アセンブル
処理の実行が可能とされる。

第１０図にはエミュレータ１８の構成例が示される。同
図に示されるように、エミュレータ本体１８には、ター
ゲットシステム１９に含まれるターゲットマイクロプロ
セッサの機能を代行するスレーブマイクロプロセッサ（
ＳＭＣＵ）２９が設けられ、このスレーブマイクロプロ
セッサ２９がインタフェース３０を介してケーブル２１
に結合されている。また、ターゲットシステム２３とス
レーブマイクロプロセッサ２９とがやりとりする情報や
スレーブマイクロプロセッサ２９の内部状態に応ずる情
報がエミュレーションバス３２に与えられ、またこのエ
ミュレーションバス３２を介してエミュレーションのた
めの各種制御信号や情報がスレーブマイクロプロセッサ
２９に与えられるようになっている。

エミュレーションバス３２には、スレーブマイクロプロ
セッサ２９がターゲットマイクロプロセッサの機能を代
行する際に当該プロセッサ２９の所定の状態切換えを行
うエミュレーション制御部２５、スレーブマイクロプロ
セッサ２９の制御状態やエミュレーションバス３２の状
態を監視してその状態が予め設定された状態に達したと
きエミュレーション動作をブレークするためのブレーク
制御部２６、エミュレーションバス３２に与えられるデ
ータやアドレスさらには制御情報を逐次トレースして蓄
えるトレースメモリ部２７、ターゲットシステムに含ま
れるべきデータメモリやプログラムメモリを代行するた
めの代行メモリ部２８が夫々結合される。上記エミュレ
ーション制御部２５、ブレーク制御部２６、トレースメ
モリ部２７、および代行メモリ部２８はマスタアドレス
バス（ＭＭＡＤＤ）やマスタデータバス（ＭＭＤＡＴ）
を含むコントロールバス３１を通じてマスタマイク口コ
ンピュータ（ＭＭＣＵ）２３の制御な受けるようになっ
ている。

このようなシステムのスレーブマイクロプロセッサ２９
として、第４図に示される上記中央処理装置を適用する
ことにより、トレース処理，ブレーク処理、逆アセンブ
ル処理を効率良く行うことができる。かかるシステムに
おいては、情報ビットを含む命令がスレーブマイクロプ
ロセッサ２９によりフェッチされることにより、当該プ
ロセッサ２９のコンディションコードに当該情報ビット
の内容が反映される。そしてこの内容がブレーク制御部
２６に与えられると、ブレーク制御部２６は、予め設定
された論理条件とその入力情報に従って上記一命令毎の
トレース処理、ブレーク処理が可能とされ、また一命令
毎の逆アセンブルが可能とされる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるトレース処理、ブレ
ーク処理、逆アセンブル処理及びそれを可能とする中央
処理装置に適用した場合について説明したが、本発明は
それに限定されるものではなく，命令語長を獲得する必
要がある場合若しくはそのような処理を行うマイクロコ
ンピュータやそれを含むシステムなどにも広く適用する
ことができる。本発明は少なくとも不特定のビット列で
形成された命令を取扱う条件のものに適用することがで
きる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、命令語長を示す情報ビットを含む命令がフェ
ッチまたは参照命令により獲得され，獲得された命令に
含まれる情報に基づいて当該命令の語長情報が獲得され
ることにより、命令語長を得るためのテーブル及び当該
テーブルより対応する命令語長を獲得するための検索ル
ーチンを不要とすることができ、ソフトウェア負荷の軽
減、更には処理の高速化を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例方法において使用される命令
コードの構成説明図、 第２図は命令割当てを示す命令コードの説明図、第３図
は命令コードの上位３ビットを情報ビットとする場合の
説明図、 第４図は本発明に係る中央処理装置の一実施例ブロック
図、 第５図は命令の種類を示すアドレシングモードと情報ビ
ット列との対応をとった場合の命令コ−ドの説明図、 第６図はトレース処理の流れ図、 第７図はブレーク処理の流れ図、 第８図は逆アセンブル処理の流れ図、 第９図はマイクロコンピュータ開発用システムのブロッ
ク図、 第１０図は第９図に示されるシステムに含まれるエミュ
レータの構成ブロック図である。 ｌ・・・命令デコーダ、２・・・インストラクションレ
ジスタ，３・・・データバッファ、４・・・タイミング
ジェネレータ、５・・・レジスタ・ＡＬＵ制御部、６・
・・条件分岐制御部、７・・・コンディションコードレ
ジスタ、８・・・アドレスバッファ、９・・・スタック
ポインタ、１０・・・プログラムカウンタ、１１・・・
インデックスレジスタ、１２．１３・・・アキュームレ
ータ、１４・・・ＡＬＵ、１５・・・命令サイクル制御
部、１７・・・親計算機、１８・・・エミュレータ、１
９・・・マイクロコンピュータ応用機器、２３・・・マ
スタマイク口プロセッサ、２４・・・シリアルインタフ
ェース、２５・・・エミュレーション制御部、２６・・
・ブレーク制御部、２７・・・トレースメモリ部、２８
・・・代行メモリ部、２９・・・スレーブマイクロプロ
セッサ、３０・・・インタフェース。 ＰＣ＃−ＰＣ令１１ 第 １ 図 第２図 口ｌバイト命令 口ν《イト会令 口　ν｛イト命令 ■本バイト命令 第 ３ 図 第５図 Ｅヌ１１バイト舎令 口　ν《イト会令 口νくイト命令 ＩＩ１４バイト命令 第 ６ 図 第 ７ 図 第 ８ 図 第 ９ 図

Claims (1)

1. 【特許請求の範囲】 １、不特定長のビット列で構成された命令を中央処理装
   置に実行させることにより所定のデータ処理を可能とす
   るデータ処理方法において、命令語長を示す情報ビット
   を含んで所定の命令を形成し、この命令を中央処理装置
   にフェッチあるいは参照命令を実行させることにより当
   該命令語長情報を当該中央処理装置に獲得させ、当該語
   長情報をデータ処理に反映させるようにしたことを特徴
   とするデータ処理方法。 ２、不特定長のビット列で構成させる命令をフェッチし
   て実行する中央処理装置において、命令語長を示す情報
   ビットを含んで形成された所定の命令をフェッチする手
   段と、フェッチされた命令に含まれる情報ビットに基づ
   いて当該命令の語長情報を獲得する手段とを含むことを
   特徴とする中央処理装置。 ３、コンディシヨンコードを保持するコンディションコ
   ードレジスタと、フェッチされた命令を保持するインス
   トラクションレジスタとを内部バスで結合し、このイン
   ストラクションレジスタに保持された命令に含まれる情
   報ビットの内容を上記コンディションコードレジスタに
   転送させることにより当該情報ビットの内容をコンディ
   ションコードに反映させるようにした請求項２記載の中
   央処理装置。 ４、フェッチされた命令をデコードして制御信号を生成
   するインストラクションデコーダと、この制御信号に従
   って動作する実行部とを有し、この実行部の実行結果に
   基づいて上記情報ビットの内容をコンディションコード
   に反映させるようにした請求項２又は３記載の中央処理
   装置。