JPH01233634A - データ通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、プログラム制御装置に関し、例えばＬＡＮ
　（ローカル・エリア・ネットワーク）のコントローラ
（プロセッサ）等のようなプログラム制御装置に利用し
て有効な技術に関するものである。

〔従来の技術〕

ＬＡＮの伝送媒体と各種端末装置のインターフェイスの
一般的構造は、電気的レベルと論理的レベルとの変換を
行うトランシーバと、データのバッファリング、パケッ
トなど伝送形態の組み立て／分解、ネットワークアクセ
ス制御などを行うコントローラからなる。このようなＬ
ＡＮに関しては、例えば−オーム社昭和６０年１２月２
５日ｒマイクロコンピュータハンドブック」頁３０２、
頁３３６、頁７８０及び頁１０２７がある。

〔発明が解決しようとする課題〕

上記ＬＡＮのインターフェイスをマイクロプログラム方
式によるプロセッサで構成することが有効である。なぜ
なら、０３Ｉ（オーブン　システムズ　インターコネク
ション）参照モデルにおけるデータリンク層までをサポ
ートするような場合、複雑なプロトコルをサポートする
必要があるからである。

このようなマイクロプログラム方式のプロセッサを開発
したり、ＬＳＩ（大規模集積回路）全体の実機デパック
のためには、プログラムの流れを追跡するトレース機能
が必要である。すなわち、エミュレータやロジック・ア
ナライザなどでは、ブレーク・ポインタの前に実行され
た命令のアドレスを記憶するトレース・メモリを備えて
いる。

トレース・メモリの内容を調べることによって、ブレー
ク・ポイント以前のプログラムがどのような経過をたど
ったかが判る。しかしながら、このようなエミュレータ
やロジック・アナライザは、それ自体が高価であるばか
りか、それに合わせたＬＳＩのシステム設計が必要であ
るという制約を受けるものとなる。

この発明の目的は、比較的筒車な構成でデバッグ機能を
持たせたプログラム制御装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決しようとする手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、指示された設定条件に従い、それに対応した
各種制御動作を行うシーケンス制御信号を形成するプロ
グラムＲＯＭを持つプログラム制御装置に対して、特定
の動作モードのとき動作状態にされ、上記外部条件に対
応した情報及びその動作シーケンスに費やされた時間情
報を順次記憶する記憶回路を設ける。

〔作　用〕

上記した手段によれば、上記記憶回路の内容を調べるこ
とによって、ある条件下でのシーケンス制御動作がどの
ような経過をたどったかが判るから、その開発中のマイ
クロプログラムのデバッグや実機でのシステムデバッグ
を容易に行うことができる。

〔実施例〕

第１図には、この発明が適用されたＬＡＮ用プロセッサ
と、それに結合される端末装置の一実施例のブロック図
が示されている。

ＬＡＮ用プロセッサ（以下、単にプロセッサという）Ｌ
ＡＮＰＣは、同図に一点鎖線で囲まれた回路ブロックか
らなり、公知の半導体集積回路の製造技術により、特に
制限されないが、単結晶シリコンのような１個の半導体
基板上において形成される。

このプロセッサは、コアプロセッサｃｐｃ、シリアル制
御部ＳＣ１内部レジスタとして作用するメモリＲＡＭＩ
、レジスタ群（コントロール、ステータスレジスタ）Ｒ
ＥＧ、バス制御部ＤＭＡ。

送信用メモリＴｘＦ　Ｉ　ＦＯ１受信用メモリＲｘＦＩ
ＦＯ、タイミング発生回路ＴＧ及び自己診断回路ＳＴＦ
から構成される。上記コアプロセッサＣＰＣは、コント
ローラＣ０ＮＴ、マイクロプロゲラ１．ＲＯＭ（以下、
ｍＲＯＭという）及びアドレス制御部ＡＣか、ら構成さ
れる。

このコアプロセッサＣＰＣは、マイクロプログラム制御
方式のもとに、外部回路を制御するとともに、内部バス
ＢＵＳを介して種々の機能ブロックとデータの伝送を行
う。上記シリアル制御部ＳＣは、受信データＲＤと受信
クロックＲＣを外部端子を介して通信回線より受は取り
、送信データＴＤを外部端子から通信回線上に送出する
。

送信要求があれば、Ｍ　Ａ　Ｃ（Ｍｅｄｉｕｍ　Ａｃｃ
ｅｓｓＣｏｎｔｒｏｌ）フレームの場合、コアプロセッ
サＣＰＣから内部バスＢＵＳを介して送信用メモリＴｘ
ＦＩＦＯへ伝送され（ＤＭＡ転送）、ＬＬＣ（Ｌｏｇｉ
ｃａｌ　　Ｌ　ｉｎｋ　Ｃｏｎｔｒｏｌ）フレームの場
合は、上記バス制御部ＤＭＡの制御のもとに、システム
メモリＲＡＭ２から送信用メモリＴｘＦ　Ｉ　ＦＯへＤ
ＭＡ　（直接メモリアクセス）転送される。しかる後に
シリアル制御部ＳＣにおいて、パラレル／シリアル変換
、Ｆ　ＣＳ　（Ｆｒａｍｅ　　Ｃｈｅｃｋ　　５ｅｑｕ
ｅｎｃｅ）生成、デリミタ生成などの制御、加工を受け
、送信データＴＤとして送出される。

受信フレームは、−旦受信用メモリＲｘＦＩＦＯヘロー
ドされ、ＭＡＣフレームの場合は内部バスＢＵＳを介し
てコアプロセッサＣＰＣへ伝送され、ＬＬＣフレームの
場合は内部バスＢｕｓ、バス制御部ＤＭＡ、システムバ
スＳＢを介してシステムメモリＲＡＭ２へＤＭＡ転送さ
れる。このような送信、受信動作はホストプロセッサＲ
ＰＣの制御によって行われる。

このようなプロセッサＬＡＮＰＣにおけるマイクロプロ
グラム（ｍ　ＲＯＭ）の開発デバッグ等を簡単に行うた
め、自己診断回路ＳＴＦが内蔵される。この自己診断回
路ＳＴＦは、コントロールレジスタＲＥＧ　（又は汎用
レジスタとして作用するＲＡＭＩ）に割り当てられた特
定のビット出力（ＳＴＢ）により、診断機能が有効にさ
れる。

第２図には、上記自己診断回路（ステートトレース回路
）ＳＴＦとそれに関連する主要な回路のブロック図が示
されている。上記自己診断回路ＳＴＦは、同図に示すよ
うにＦＩＦＯメモリが利用される。

例えば、上記プロセッサＬＡＮＰＣの内部データバスＢ
ＵＳは８ビツト構成とされ、ホストプロセッサＨＰＣが
結合されるシステムバスＳＢは１６ビツト構成とされる
場合、上記ＦＴＦ○メモリは１６ビツト構成とされ、そ
れが上位８ビツトＦＲＨと下位８ビツトＦＲＬとに２分
割される。上記内部データバスＢＵＳの８ビツトの信号
は、マルチプレクサＭＰＸを介して上記８ビツトつづ２
回に分けてＦＩＦＯメモリに書き込まれようにされる。

ＦＩＦＯメモリは、上記１６ビツト構成のレジスタが８
偏設けられ、対応する各ビットがシフトレジスタを構成
するように接続される。すなわち、同図において上段の
レジスタに書き込まれたデータが下段のレジスタに向か
ってパラレルに転送される。

デコーダ回路ＤＥＣ１とＤＥＣ２は、コアプロセッサＣ
ＰＣにより発生されるアドレス信号ＡＤＤ１を受けて、
２つに分割された８ビア）つづのレジスタＦＲＨとＦＲ
Ｌの選択信号を形成し、ゲート回路ＧｌとＧ２をそれぞ
れ制御する。ゲート回路Ｇ１と０２は、上記選択信号に
従って上記レジスタＦＲＨとＦＲＬの書き込み／読み出
し制御信号ＷＲを伝える。これにより、コアプロセッサ
ＣＰＣは、上記ＦＩＦ○メモリに対して８ビツトつづの
単位で書き込み／読み出しを行うことができる。

特に制限されないが、上記ＦＩＦＯメモリを構成する第
２段目以降のレジスタは、それぞれ１ビツトのポインタ
Ｐ２ないしＰ８を持つ。これに対して初段のレジスタは
、ポインタＵＰ及びＰｌを持つ。ここで、ポインタとは
、ＦＩＦＯメモリを構成する各段のレジスタにデータが
格納されていることを示すフラグで、“０”ならば有効
なデータが格納されていないことを示し、“１″ならば
有効なデータが格納されていることを示すものである。

コアプロセッサＣＰＣは、初段レジスタに対応したポイ
ンタＵＰ、ＰＬをリードして、両ビットがともに“Ｏ”
のとき、上記初段のレジスタＦＲＨ，ＦＲＬに後述する
ようなトレース情報を２回に分けて書き込む。上記両ポ
インタＵＰ、Ｐｉのいずれかのビットが“１”なら書き
込みを行わず、書き込み動作を待機させる。なお、第２
図において、上記ポインタＵＰやＰｌないしＰ８の読み
出し信号経路は図面が複雑になってしまうのを防ぐため
に省略されている。

初段レジスタに上記トレース情報が書き込まれると、そ
のデータは図示しないシフトクロックに同期して、ポイ
ンタが“１″になっている直前の段までシフトされる。

したがって、ＦＩＦＯメモリの内容がオール“０”なら
最下段までシフトされることになる。このような一連の
動作は、当該段のポインタが“１”で次段のポインタが
０”のときには、次段にデータがシフトされるとともに
、当該段のポインタをクリアする論理動作によって実現
される。

タイマー回路ＴＭは、例えば１６ビットバイナリカウン
タ回路とカウンタ値を格納し、コアプロセッサＣＰＣに
よって読み出し可能なレジスタから構成される。上記カ
ウンタ回路は、後述するような前状態の滞在時間を計測
する。コアプロセッサＣＰＣは、上記レジスタから読み
出された１６ビツトからなる計測時間情報を、演算処理
して例えば実数部が４ビツトで指数部が４ビツトの数値
フォーマットに変換して、上記ＦＩＦＯメモリに格納す
るトレース情報とする。

この実施例では、デバッグのためのトレース情報として
、マイクロ命令そのものに代えて現状態番号、遷移イベ
ント番号及び前状態の滞在時間を用いる。このような情
報をトレース情報とすることによって、上記のような簡
単な自己診断回路ＳＴＦによりデバッグが可能になる。

なお、上記現状態番号や遷移イベント番号及び滞在時間
については後に詳細に説明する。

前記コントロールレジスタＲＥＧに含まれる状態遷移ビ
ットＳＣＢは、状態遷移が発生したときコアプロセッサ
からセットされ、ホストプロセッサＨＰＣに割り込み信
号ＩＲＱを送出させ、ホストプロセッサＲＰＣからのＦ
ＩＦＯメモリの読み出しアクセスを促す。ホストプロセ
ッサＨＰＣは、前記コントロールレジスタＲＥＧの４ｆ
ｆｉｍ）ｌｚ−スピットＳＴＢをセットするか否かによ
り、状態トレース機能モードを有効にするか否かの指定
を行う。

第３図には、上記コアブ１コセッサＣＰＣのアドレス生
成部ＡＣ及びマイクロプログラムＲＯＭの一実施例のブ
ロック図が示されている。

前記プロセッサＬＡＮＰＣの通信プロトコルは、状態テ
ーブル・リード・オンリー・メモリ　（ステートＲＯＭ
）ＳＲＯＭとマイクロプログラムＲＯＭ（ｍＲＯＭ）と
により構成される。上記ステーＦＲＯＭには、イベント
番号レジスタＥＲと、現状態番号レジスタＳＲとの各番
号がアドレスとして入力される。ステートＲＯＭは、上
記各番号を解読して、一方においてマイクロプログラム
ＲＯＭの読み出しアドレス信号を形成し、他方において
次状態番号を生成して次状態番号レジスタＮＳＲにセン
トする。

命令実行の手順としては、イベント番号レジスタＥＲに
イベント番号ＥＮＯ〜ＥＮ６をセントし、現状１１Ｅ、
番号レジスタＳＲに現状態番号５ＮＯ−３Ｎ４をセット
して、状態ナブル−チン・コール命令を実行すればよい
。ステーＦＲＯＭは、次状態番号レジスタＮＳＲに５ビ
ツトからなる次状態番号をセットするとともに、マイク
ロプログラムＲＯＭにアドレスを送出し、上記次状態に
移る前の処理が起動され、次状態の処理タスクが行われ
る。

特に制限されないが、マイクロＲＯＭのアドレス信号は
、１４ビツトからなり、そのうちコアプロセッサＣＰＣ
における有効なアドレス空間は、８００ＨからＦＦＣＨ
（Ｈは１６進表示を示す）までの約１６にワードを持つ
。

この実施例では、このようなマイクロＲＯＭのアドレス
（マイクロ命令）に代えて、ステーＦＲＯＭの入力の遷
移情報をトレースすることにより、どの遷移の時点、あ
るいはどの状態処理タスク中にエラーが起こったかがわ
かり、デバッグを容易にする。また、上記のようなトレ
ース情報の圧縮化により、自己診断回路ＳＴＦの回路規
模を上記のようなＦＴＦＯメモリ等のように小さくでき
るものごある。

第４図及び第５図は１、自己診断回路ＳＴＦを用いた動
作の一例を説明するためのフローチャート図が示されて
いる。

パワー・オン・リセット直後は、イニシャル・ルーチン
（１）により、ポストプロセッサＨＰＣから状態トレー
スビットＳＴＢを“１″にセット（ライト）１７て、上
記自己診断回路ＳＴＦの機能を有効にする。

ステップ（２）において、ホストプロセッサＨＰＣは、
現状態レジスタに現状態番号をセットし、それ以外のイ
ベントレジスタ、次状態レジスタ、ＦＩＦ○レジスタ等
は全て′０”にクリアする（ＳＴフォーマット生成）。

なお、ステップ＜１７．１８）のように通常モードにな
れば、コアプロセッサＣＰＣは、遷移が発生する毎に、
現状態番号、遷移イベント番号、それに前状態経過時間
等の遷移トレース・フォーマットを生成する。

ステップ（３）では、コアプロセッサＣＰＣは、上記自
己診断回路ＳＴＦを構成するＦＩＦＯメモリにおける初
段レジスタに対応したポインタ（ＰＩＴ）ＵＰＳＰ　１
をリードし、両方とも１０″のときステップ（４）に移
り、コアプロセッサＣＰＣは、ＦＴＦＯメモリのライト
信号を生成する。

これにより、ステップ（５）において、上記ＦＩＦＯメ
モリにデータライトが行われるとともに、ポインタＵＰ
とＰｌが“１”にセットされる。ステップ（６）では、
コアプロセッサＣＰＣは、状態遷移ビットＳＣＢを“１
”にセットする。ステップ（７）では、コアプロセッサ
ＣＰＣは、割り込み信号ＩＲＱをセットしてホストプロ
セッサＨＰＣに割り込みをかける。

これ以降のフローは、次の第５図に従う。

第５図のステップ（８）において、初段のレジスタにラ
イトされた遷移情報データは、次段のポインタが“１″
の時はそのままであるが、′０″の場合にはステップ（
９）により次段ヘシフトされた後ステップ（１０）で前
段のポインタが“０″にリセットされる。

ステップ（１１）において、最下段レジスタまでシフト
が終了すると、ステップ（１２）より前記発生された割
り込み信号ＩＲＱによりホストプロセッサＲＰＣに割り
込みがかけられる。

ステップ（１３）では、ホストプロセッサＨＰＣは、上
記割り込みによりＦＩＦ○最下段レジスタをリードする
。リードが終了すると上記最下段レジスタの全データは
自動的に０”にクリアされる。

ステップ（工４）において、再度上記最下段レジスタを
リードしたとき、ポインタＰ８が“０”ならばリード動
作は終了、“１”ならばリード動作を続行する。

次に、ステップ（１５）において、状態遷移ビットＳＢ
Ｃもリセットされる。この後、第４図のステップ（１７
）に移行し、状態遷移が行われ、ステップ（１８）にお
いて、そのフォーマント生成が行われる。表−１には、
そのフォーマットの一例が示されている。

表−１ ２”　　　２”２”　　２”　２’　　　２’　　２”
　　　　２゜１←−ＦＲ）Ｔ　　−→１←−ＦＲＬ　　
−→１第６図には、上記プロセッサＬＡＮＰＣにおける
通信プロトコルの一例の状態遷移図が示されている。同
図を参照して、上記現状態番号や、遷移イベント等につ
いて説明する。

この実施例のＬＡＮプロトコルは、国際標準規格Ａ　Ｎ
　Ｓ　Ｔ　（Ａｍｅｒｉｃａｎ　Ｎａｔｉｏｎａｌ　５
ｔａｎｄａｒｄｓ　Ｉｎ５ｔ−ｔｔｕｔｅ　）／　Ｉ　
Ｅ　Ｅ　Ｅ　　８０２．５及びＩ　Ｓ　Ｏ（Ｉｎｔｅｒ
ｎａ−ｔｉｏｎａｌ　Ｏｒｇａｎｉｚａｔｉｏｎ　Ｆｏ
ｒ　５ｔａｎｄａｒｄｉｚａｔｉｏｎ）　／Ｔ　Ｓ　　
８８０２１５として決められており、同図には、そのう
ち送信権管理の状態遷移図の一部を例示的に示している
。

以下、第６図に従って本発明が適用されるＬＡＮプロセ
ッサの背景について説明するが、細かな基本的用語（ト
ークンやフレームなど）の意味については、上記国際標
準規格の文献を参照されたい（例えば、Ｉ　ＳＯ／ＴＣ
９７／ＳＣ６Ｎ　４４７７．１９８７−０２−１２．　
ＰＰ７〜１３、Ｔ　Ｓｏ／ＴＣ９７／ＳＣ６Ｎ　１９８
７−０３−０３．　ＰＰＩ〜３）。

局（モニタ）は、アクティブ・モニタとスタンドバイ・
モニタがある。前者は、正常なフレーム又はトークンが
存在しない、優先レベルの高いトークンの無限周回、フ
レームの無限周回などのエラー状態からの回復を行う。

また、自己ステージジンの発振器を用いて符号の送信リ
ピートを行い、ラテンシイ・バッフｙ　（Ｌａｔｅｎｃ
ｙ　Ｂｕｆｆｅｒ）をリングに挿入する。ラテンシイ・
バッファは、下記の２つの機能を持つ。

ｆｉｌ最小遅延時間の保証 全てのステーションがリピート状態のとき、トークンが
リングを連続的に巡回するためには、す°フグ上に少な
くともトークンシーケンス分（２４ビツト）の遅延が必
要である。このため、アクティブ・モニタは、２４ビツ
トのラテンシイ・バフファを挿入する。

（２）位相ジッタの補償 リングのソースタイミング又はマスク発振器は、アクテ
ィブ・モニタが供給し、リング内の各ステーションは入
力信号を用いて同期をとる。したがって、リングを周回
するデータシグナリングトレースはアクティブ・モニタ
が制御する。リングセグメントは瞬間的には、マスタク
ロックより少し早く又は少し遅れた動作をすることがあ
る。それらの積み重ねにより多数のステーションを挿入
した場合には±３ビット以内のリングの遅延を生じる。

しかし、リングの遅延が一定していなければ、すなわち
、リングの遅延が減少すればビット落ち、リングの遅延
が増大すればと７）わきが発生する。

そのためリングでの遅延蓋合わせてバッファの量を変化
することのできるエラステイク・バッファ（ｅｌａｓｔ
ｉｃ　ｂｕｆｆｅｒ）を６ビツト用いる。したがって、
アクティブ・モニタでは固定の２４ビツトのバッファと
合わせて３０ピツトから２４ビツトまでの遅延が生じる
。なお、このバッファは全体で２７ビツトに初期化され
る。

後者のスタンドバイ・モニタは、アクティブ・モニタの
通常動作を監視するもので、自局宛のフレームを受信し
たときはメモリにコピーして下流に出力し、他局宛フレ
ームを受信したときは単に下流に該フレームを送出（リ
ピート）する。また、トークンがきたとき、トークンの
プライオリティ・ビット値と比べて自局の送信待ちフレ
ームのプライオリティ・ビット値が等しいか大きければ
、送信権を獲得してフレームを送信する。

第６図において、縦線は状Ｇ（以下、ステートと称する
）を示し、矢印の遷移方間を示しており、矢印の上側に
は入力イベントが、矢印の下側には出力又はアクション
を示している。

最初、ステートＴＯ１すなわち、リピート（ＲＥＰＥＡ
Ｔ）状態にあるものとする。この状態で送信待ちのＰＤ
Ｕ　（制御情報及びデータを同位エンティティ間で運ぶ
情報の単位、プライオリティＰｍ）を待ち、かつ受信し
たトークンのプライオリティＰがＰ≦Ｐｍの場合（同図
の遷移ＴＯＩにおけるイベント発生に対応）、局はスタ
ート・フレーム・シーケンス（ＳＦＳ）　　・フィール
ドにおけるピントを下記のように書き替える。

■プライオリティ・ビットＰ＝Ｐｍ ■モニタビットＭ＝予約ビットＲ＝０ ■ＭＡ　（マイ・アドレス）フラグ（ＦＬＡＧ）をリセ
ットする。

これは、同図の遷移ＴＯＩにおける出力又はアクション
である。この遷移により局はリピート状態（次状態；ス
テートＴｌ）ヘシフトする。

各状態、イベント（入力）に予めコード患が付けられて
おり、局内の専用レジスタにコアプロセッサから設定さ
れる。これについては、後に説明する。

次に、遷移Ｔ１２に示されているように、テス−）Ｔｌ
において、ＰＤＵ送信が終わったとき（イベントに相当
）、エンド・フレーム・シーケンス（ＥＦＳ）フィール
ド内のインターミーデイアット・ビット１１エラー・ビ
ットＥ、アドレス・レコグナイズド・ビットＡ、コピー
・ビットＣはいずれも“０”に設定され、ＴＲＲタイマ
ー。

エラーフラグはリセットされる。これらの処理によって
、フレーム・データ転送は終了し、ステー１−Ｔ２　　
（ＴＸ　　ＦＩＬＬ　　＆　　ＡＷＡＩＴ　　ＭＡ）に
遷移する。

ステートＴ２は、ＦＩＬＬ（オール“０′のパターン）
を送り続け、ＭＡ　（マイ　アドレス）がセントされる
まで、すなわち、自局の送信フレームがリングを一巡し
て戻ってくるのを待っているモードである。このステー
トＴ２において、Ｔ２１の遷移が起こる、すなわちＭＡ
フラグがセットされ、かつ受信したフレームのプライオ
リティＰがＰ＞Ｐｒ　　（予約ビット）の場合、図示の
トークンを送信し、ステートＴ３にシフトする。

ステートＴ３は、ＦＩＬＬを送信し続けるとともに、フ
レームをリングから消去するステートである。ステー）
Ｔ３においてＭＡフラグがセントされていて、かつＩフ
ラグがセットされる（ＥＤフィールド検出）か、ＴＲＲ
タイマーがエクスバイアした時（イベントに相当）は、
送信フレームが−巡して完全に局内に取り込まれたこと
を示し、局はリピート状態のステートＴＯに戻る。

以上のような代表的な状態遷移は、コアプロセッサのマ
イクロプログラム制御のもとに行われる。

局は内部のコアプロセッサにより現状態（ステート）を
検知しており、ハードがイベント発生を割り込み等によ
りコアプロセッサに知らせると、前記ステーＦＲＯＭに
よりアクション・ルーチンのマイクロプログラム・アド
レスと、次状態（コード）を発生する。アクションは、
マイクロプログラムの実行により行われる。

前記表−１において、現ステートのフィールド中のビッ
ト２１５は、それが“０”なら上記のようなスタンドバ
イ・モニタ（局）を示し、“１″ならアクティブ・モニ
タ（局）を示す。そして、残りの３ビツト２１４〜２１
″により、ステート番号を示す。

遷移イベントは、上記のような前ステートから現ステー
トへ遷ｆ多したときのイベントを示し、２目〜２８の４
ビツトにより、例えばＯは最終ＦＴＰ０．１〜Ｂはモニ
タＦＳＭ遷移種別、Ｃは上位指定、Ｄはエルギーエラー
、Ｅはロベワイヤー・ブレークダウン、Ｆは周波数エラ
ーをそれぞれ意味する。上記Ｏ〜９．Ａ−Ｆは、１６進
数を示す。

経過時間は、例えば実数部が９で指数部が７のときには
、９ｘ２’＝１１５２〜１１５２＋１２７　ｍｓを示し
ている。この場合の分解能は、２７−１２８となり、誤
差は２７−１＝１２７となる。

このような経過時間の表示により、８ピントのようｔｃ
少ないビットで経過時間のダイナミック・レンジが広く
とれる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）指示された設定条件に従い、それに対応した各種
制御動作を行うシーケンス制御信号を形成するプログラ
ムＲＯＭを持つプログラム制御装置に対して、特定の動
作モードのとき動作状態にされ、上記外部条件に対応し
た情報及びその動作シーケンスに費やされた時間情報を
順次記憶する記憶回路を設けることにより、上記記憶回
路の内容を読み出すとこによって、ある条件下でのシー
ケンス制御動作がどのような状態をたどったかが判るか
ら、その開発中のマイクロプログラムのデバッグや実機
でのシステムデバッグを容易に行うことができるという
効果が得られる。

（２）状態遷移情報をトレース情報とすること及び経過
時間を実数部と指数部で表示させることによって情報の
圧縮化が図られるから、小規模のＦＩ’ＦＯメモリ等を
付加するだけで、マイクロプログラム等のデバッグ等を
行う自己診断回路を内蔵させることができるという効果
が得られる。

（３）上記（１）及び（２）により、格別なエミュレー
タやロジックアナライザが不用になるから、システム開
発や実機デバッグに要するコストを低減できるという効
果が得られる。

（４）実可動状態でも上記トレース機能を有効にするこ
とによって、エラーが発生したときの状態遷移を知るこ
とができるから、故障発見や保守が簡単に行えるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第２図におい
て、ＦＩＦＯメモリは、上記シフトレジスタ構成とする
ものの他、複数のレジスタ又はＲＡＭに対して選択回路
を付加し、書き込み／読み出しに応じてインクリメント
動作を行うポインタを設ける等により書き込みアドレス
と読み出しアドレスとを発生させて選択回路を制御して
先入れ、先出し動作を行われるもの等何であってもよい
。また、このようなＦＩＦＯに代えて、単なるメモリで
あってもよい。この場合、コアプロセンサＣＰＣからは
予め決められて一定のアドレス順序で上記トレース情報
を書き込むものとし、ホトスプロセソリーはぞのアドレ
ス順序に従って読み出しを行うようにすればよい。

第３図において、マイクロプログラムＲＯＭのアドレス
発生回路としてのステートＲＯＭは、アドレスと次の状
態番号を生成するものであるから、これに代えてマイク
ロプログラムＲＯＭの処理ル−チンアドレスを生成する
論理ブロック、例えばシーケンサなどに置き換えること
ができる。

また、この発明におけるマイクロプログラムＲＯＭは、
マクロ命令に対するマイクロ命令が格納されているＲＯ
Ｍという限定された意味のものではなく、前記説明から
明らかなように、情報処理やプロセス制御等の各種制御
動作等のシーケンス動作がその出力信号に従って行われ
る広義の意味に理解されたい。

この発明は、前記ＬＡＮプロセンサの他、自動車エンジ
ン制御用やマイクロコンピュータを用いた各種シーケン
ス制御等のように外部設定条件に応じて動作するプログ
ラム制御装置に広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を節単に説明すれば、下記の通りである
。すなわち、指示された設定条件に従い、それに対応し
た各種制御動作を行うシーケンス制御信号を形成するプ
ログラムＲＯＭを持つプログラム制御装置に対して、特
定の動作モードのとき動作状態にされ、上記外部条件に
対応した１報及びその動作シーケンスに費やされた時間
情報を順次記憶する記憶回路を設けることにより、上記
記・１９回路の内容を読み出すとこによって、ある条件
下でのシーケンス制御り１作がどのような状態をたどっ
たかが判るから、その開発中のマイクロプログラムのデ
バッグや実機でのシステムデバッグ・を容易に行うこと
ができる。

【図面の簡単な説明】

第１図は、この発明が適用されたＬ　Ａ　Ｎ用プロセッ
サと、それに結合される端末装置の一実施例を示すブロ
ック図、 第２図は、上記自己診断回路（ステートトレース回路）
ＳＴＦの具体的構成とそれに関連する主要な回路を示す
ブＱ−ｔり図、 第３図は、マイクロプログラムＲＯＭとそのアドレス発
生部の一実施例を示すブロック図、第４図と第５図は、
この発明を説明するための動作の一例を説明するための
フローチャート図、第６図は、上記通信プロセッサにお
ける通信プロトコルの一例を説明する状態遷移図である
。

Claims (1)

1. 【特許請求の範囲】 １、指示された設定条件に従い、それに対応した各種制
   御動作を行うシーケンス制御信号を形成するプログラム
   ＲＯＭと、特定の動作モードの指定によって動作状態に
   され、上記設定条件に対応した情報及びその動作シーケ
   ンスに費やされた時間情報を順次記憶する記憶回路とを
   含むことを特徴とするプログラム制御装置。 ２、上記プログラムＲＯＭは、指示された設定条件に対
   応した情報をデコードするＲＯＭと、このＲＯＭの出力
   信号により上記指定された設定条件に対応した一連のシ
   ーケンス制御信号を形成する先頭アドレスが指定される
   マイクロプログラムＲＯＭとから構成されるものである
   ことを特徴とする特許請求の範囲第１項記載のプログラ
   ム制御装置。 ３、上記記憶回路はＦＩＦＯメモリであることを特徴と
   する特許請求の範囲第１又は第２項記載のプログラム制
   御装置。