JPH04164289A - 高精度時計回路 - Google Patents
高精度時計回路Info
- Publication number
- JPH04164289A JPH04164289A JP29155390A JP29155390A JPH04164289A JP H04164289 A JPH04164289 A JP H04164289A JP 29155390 A JP29155390 A JP 29155390A JP 29155390 A JP29155390 A JP 29155390A JP H04164289 A JPH04164289 A JP H04164289A
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- Japan
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- counter
- clock
- count
- signal
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- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electric Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高精度時計回路に関する。
従来の時計回路は、第２図に示すように、内部発振器１
０］の出力するクロック信号を入力し、時計出力信号を
出力する時計カウント回路（ＣＮＴ）１００を有してい
る。
０］の出力するクロック信号を入力し、時計出力信号を
出力する時計カウント回路（ＣＮＴ）１００を有してい
る。
この従来の時計回路では、カウント値補正機能を持たな
いため、内部発振器の周波数が基準周波数とずれている
場合に、時計カウント値は初期設定入力後の時間経過と
ともに累積的に誤差が広がるという問題点があった。
いため、内部発振器の周波数が基準周波数とずれている
場合に、時計カウント値は初期設定入力後の時間経過と
ともに累積的に誤差が広がるという問題点があった。
本発明の高精度時計回路は、外部基準発振器からのクロ
ック信号を入力として（ｍ＋１．）ビットのカウント信
号を出力する（ｍ＋］、）ピッ１への第１のカウンタと
、内部クロック信号をクロック入力として２ｍ′回カウ
ント信号を出力する（ｍ＋１）ビットの第２のカウンタ
と、前記第２のカウンタの２ｍ回カウント出力時に前記
第１のカウンタの（ｍ＋１）ビットカウント出力を記憶
しその値を出力する不揮発メモリと、前記不揮発メモリ
の出力する値を初期値入力して２ｍ回カウント信号を出
力する（ｍ＋１）ビットの第３のカウンタと、初期設定
入力及びカウント補正入力を入力信号として時計出力を
出力する第４のカウンタと、前記第４のカウンタの２ｍ
ｌ力ウン１〜出力時に前記不揮発メモリの出力値との誤
差を判定し前記第３のカウンタを制御し前記第４のカウ
ンタの補正制御を行なう補正制御部と、前記補正制御部
の制御を受け前記第４のカウンタのカウント補正値の選
択を行なうセレクタ部と、前記各カウンタのクロックを
供給する内部発振器とを備えている。
ック信号を入力として（ｍ＋１．）ビットのカウント信
号を出力する（ｍ＋］、）ピッ１への第１のカウンタと
、内部クロック信号をクロック入力として２ｍ′回カウ
ント信号を出力する（ｍ＋１）ビットの第２のカウンタ
と、前記第２のカウンタの２ｍ回カウント出力時に前記
第１のカウンタの（ｍ＋１）ビットカウント出力を記憶
しその値を出力する不揮発メモリと、前記不揮発メモリ
の出力する値を初期値入力して２ｍ回カウント信号を出
力する（ｍ＋１）ビットの第３のカウンタと、初期設定
入力及びカウント補正入力を入力信号として時計出力を
出力する第４のカウンタと、前記第４のカウンタの２ｍ
ｌ力ウン１〜出力時に前記不揮発メモリの出力値との誤
差を判定し前記第３のカウンタを制御し前記第４のカウ
ンタの補正制御を行なう補正制御部と、前記補正制御部
の制御を受け前記第４のカウンタのカウント補正値の選
択を行なうセレクタ部と、前記各カウンタのクロックを
供給する内部発振器とを備えている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のフロック図である。本実施
例の高精度時計回路は、スタート信号を入力し、てカウ
ンタイネーブル信号を出力するフリップフロップ（ＦＦ
）１と、内部クロック信号をクロック入力として２ｍ回
カウント信号を出力し、フリップフロップ１の出力を停
止する（ｍ＋１）ピットのカウンタ（ＣＮＴ）２と；外
部基準発振器２０からのクロック信号を入力して（ｍ＋
１）ピットのカウント信号を出力するカウンタ（ＣＮＴ
）３と、カウンタ３の出力する（ｍ＋１）ビットカウン
ト′信号を記憶し、その値を出力する不揮発メモリ（Ｒ
ＯＭ）５と；カウンタ２の出力を入力としてカウンタ３
の出力を不揮発メモリ５へ書込む指示を出力する補正値
制御部４と；不揮発メモリ５の出力する値を初期入力と
して２ｍ回カウント信号を出力する（ ｍ ＋１ ）ビ
ットのカウンタ（ＣＮＴ）６と；初期設定入力及びカウ
ント補正入力を入力信号として時計出力を出力する時計
カウンタ（ＣＣＮＴ）１０と、時計カウンタ１０の２′
″カウント出力をトリ力゛にして、不揮発メモリ５０２
ｍ′ビットが“１″のときは、外部基準クロックのカウ
ント値か進んでいるのて、この値の合わせるために不揮
発メモリ５の２０〜２１＋１−１のカウント値を時計カ
ウンタ１０の２０〜２１＋１−１にロードするように、
又不揮発メモリ５の２ｍ′ビツトが” ｏ ”のときは
、外部基準クロックのカウント値が遅れているので、不
揮発メモリ５の２０〜２ｍ−１ピツトの値をカウンタ６
にロー１〜し、このカウンタ６の２１回カウント信号が
できたときに、時計カウンタ１０の２０〜２ｍ−１にａ
ｌｌ”Ｏ”をロードするように制御する補正制御部７と
；時計カウンタ１０への初期値、補正値の選択を行なう
選択回路（ＳＥＬ）８．９と、カウンタのクロックを供
給する内部発振器］１とを備えている。
例の高精度時計回路は、スタート信号を入力し、てカウ
ンタイネーブル信号を出力するフリップフロップ（ＦＦ
）１と、内部クロック信号をクロック入力として２ｍ回
カウント信号を出力し、フリップフロップ１の出力を停
止する（ｍ＋１）ピットのカウンタ（ＣＮＴ）２と；外
部基準発振器２０からのクロック信号を入力して（ｍ＋
１）ピットのカウント信号を出力するカウンタ（ＣＮＴ
）３と、カウンタ３の出力する（ｍ＋１）ビットカウン
ト′信号を記憶し、その値を出力する不揮発メモリ（Ｒ
ＯＭ）５と；カウンタ２の出力を入力としてカウンタ３
の出力を不揮発メモリ５へ書込む指示を出力する補正値
制御部４と；不揮発メモリ５の出力する値を初期入力と
して２ｍ回カウント信号を出力する（ ｍ ＋１ ）ビ
ットのカウンタ（ＣＮＴ）６と；初期設定入力及びカウ
ント補正入力を入力信号として時計出力を出力する時計
カウンタ（ＣＣＮＴ）１０と、時計カウンタ１０の２′
″カウント出力をトリ力゛にして、不揮発メモリ５０２
ｍ′ビットが“１″のときは、外部基準クロックのカウ
ント値か進んでいるのて、この値の合わせるために不揮
発メモリ５の２０〜２１＋１−１のカウント値を時計カ
ウンタ１０の２０〜２１＋１−１にロードするように、
又不揮発メモリ５の２ｍ′ビツトが” ｏ ”のときは
、外部基準クロックのカウント値が遅れているので、不
揮発メモリ５の２０〜２ｍ−１ピツトの値をカウンタ６
にロー１〜し、このカウンタ６の２１回カウント信号が
できたときに、時計カウンタ１０の２０〜２ｍ−１にａ
ｌｌ”Ｏ”をロードするように制御する補正制御部７と
；時計カウンタ１０への初期値、補正値の選択を行なう
選択回路（ＳＥＬ）８．９と、カウンタのクロックを供
給する内部発振器］１とを備えている。
次に動作を説明する。
初めに、外部基準発振器２０をカウンタ３に接続し、時
計カウンタの初期設定を行う。外部からのスタート指示
信号によりフリップフロップ１がセラ１〜され、その出
力がカウンタ２及びカウンタ３のカウントイネーブル入
力に入れられ、それぞれのカウンタ２，３はカウント動
作を開始する。
計カウンタの初期設定を行う。外部からのスタート指示
信号によりフリップフロップ１がセラ１〜され、その出
力がカウンタ２及びカウンタ３のカウントイネーブル入
力に入れられ、それぞれのカウンタ２，３はカウント動
作を開始する。
カウンタ２は、内部発振器１１のクロックで動作し、２
ｍ′回カウントするとキャリー信号２ｍ′を出してフリ
ップフロップ１のリセットを行ない、これによってカウ
ンタ２及びカウンタ３のカウント動作は停止させられる
。一方、カウンタ３は、カウントイネーブル信号かアク
ティンな間に、外部基準発振器２０からのクロッつて動
作し、およそ２ｍ回のカウントを行なって停止させられ
ている。補正値制御部４は、カウンタ２の２ｍ′信号を
入力としてカウンタ３の２０〜２′″の出力を不揮発メ
モリ５へ書込む指示を出す。この値が２１と比べて大き
い場合は内部クロックが基準クロックに比べて遅いこと
になり、その差分の値だけ時計カウンタ１０のカウント
を進める必要がある。逆に２ｍと比べて小さい場合は、
内部クロックが基準クロックに比べて速いことになり、
差分の値たけ時計カウンタ１０のカウントを遅らせる必
要がある。遅らせる制御は、カウンタ６を用いて、不揮
発メモリの内容を初期値として２ｍ回まての差分カラン
Ｉ〜を行なわせ２ｍ信号により、このとき時計カウンタ
１０の２０〜２ｍ−１にａｌｌ “０′″をロートし、
−たん′′０パに戻ずことて遅らぜる制御を行なう。
ｍ′回カウントするとキャリー信号２ｍ′を出してフリ
ップフロップ１のリセットを行ない、これによってカウ
ンタ２及びカウンタ３のカウント動作は停止させられる
。一方、カウンタ３は、カウントイネーブル信号かアク
ティンな間に、外部基準発振器２０からのクロッつて動
作し、およそ２ｍ回のカウントを行なって停止させられ
ている。補正値制御部４は、カウンタ２の２ｍ′信号を
入力としてカウンタ３の２０〜２′″の出力を不揮発メ
モリ５へ書込む指示を出す。この値が２１と比べて大き
い場合は内部クロックが基準クロックに比べて遅いこと
になり、その差分の値だけ時計カウンタ１０のカウント
を進める必要がある。逆に２ｍと比べて小さい場合は、
内部クロックが基準クロックに比べて速いことになり、
差分の値たけ時計カウンタ１０のカウントを遅らせる必
要がある。遅らせる制御は、カウンタ６を用いて、不揮
発メモリの内容を初期値として２ｍ回まての差分カラン
Ｉ〜を行なわせ２ｍ信号により、このとき時計カウンタ
１０の２０〜２ｍ−１にａｌｌ “０′″をロートし、
−たん′′０パに戻ずことて遅らぜる制御を行なう。
なお、外部基準発振器２０は、不揮発メモリ５にカウン
タ３の出力を一度記憶させたあとならはいっても、カウ
ンタ３との接続をはずすことかできる。
タ３の出力を一度記憶させたあとならはいっても、カウ
ンタ３との接続をはずすことかできる。
以上説明したように本発明は、高精度の外部基準発振器
と内部発振器との周波数の差分の値を不揮発メモリに記
憶し、その記憶された差分の値に基づいて周期的に内部
発振器の補正を行うのて、外部基準発振器を常時接続し
ていなくても、高精度な時計出力信号を得ることができ
る。
と内部発振器との周波数の差分の値を不揮発メモリに記
憶し、その記憶された差分の値に基づいて周期的に内部
発振器の補正を行うのて、外部基準発振器を常時接続し
ていなくても、高精度な時計出力信号を得ることができ
る。
第１図は本発明の一実施例のフロック図、第２図は従来
の時計回路のブロック図である。 １・・・フリップフロップ（、ＦＦ）、２，３．６
・カウンタ（ＣＮＴ） 、４・・補正値制御部、５・・
・不揮発メモリ、７・・・補正制御部、８，９・・・選
択回路、１０・・時計カウンタ（ＣＣＮＴ）、］、］・
・内部発振器、２０・・外部基準発振器。
の時計回路のブロック図である。 １・・・フリップフロップ（、ＦＦ）、２，３．６
・カウンタ（ＣＮＴ） 、４・・補正値制御部、５・・
・不揮発メモリ、７・・・補正制御部、８，９・・・選
択回路、１０・・時計カウンタ（ＣＣＮＴ）、］、］・
・内部発振器、２０・・外部基準発振器。
Claims (1)
- 外部基準発振器からのクロック信号を入力として（ｍ＋
１）ビットのカウント信号を出力する（ｍ＋１）ビット
の第１のカウンタと、内部クロック信号をクロック入力
として２＾ｍ回カウント信号を出力する（ｍ＋１）ビッ
トの第２のカウンタと、前記第２のカウンタの２＾ｍ回
カウント出力時に前記第１のカウンタの（ｍ＋１）ビッ
トカウント出力を記憶しその値を出力する不揮発メモリ
と、前記不揮発メモリの出力する値を初期値入力して２
＾ｍ回カウント信号を出力する（ｍ＋１）ビットの第３
のカウンタと、初期設定入力及びカウント補正入力を入
力信号として時計出力を出力する第４のカウンタと、前
記第４のカウンタの２＾ｍカウント出力時に前記不揮発
メモリの出力値との誤差を判定し前記第３のカウンタを
制御し前記第４のカウンタの補正制御を行なう補正制御
部と、前記補正制御部の制御を受け前記第４のカウンタ
のカウント補正値の選択を行なうセレクタ部と、前記各
カウンタのクロックを供給する内部発振器とを備えるこ
とを特徴とする高精度時計回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29155390A JPH04164289A (ja) | 1990-10-29 | 1990-10-29 | 高精度時計回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29155390A JPH04164289A (ja) | 1990-10-29 | 1990-10-29 | 高精度時計回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04164289A true JPH04164289A (ja) | 1992-06-09 |
Family
ID=17770409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29155390A Pending JPH04164289A (ja) | 1990-10-29 | 1990-10-29 | 高精度時計回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04164289A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729722A (en) * | 1995-01-27 | 1998-03-17 | Nippondenso Co., Ltd. | Semiconductor integrated circuit and communication control apparatus |
-
1990
- 1990-10-29 JP JP29155390A patent/JPH04164289A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729722A (en) * | 1995-01-27 | 1998-03-17 | Nippondenso Co., Ltd. | Semiconductor integrated circuit and communication control apparatus |
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