JPH01208037A - フォーマット変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＴタイムスロットにＭビットずつ分散配置されたデータ
を連続したＩ−タイムスロットに集中配置するためのデ
ータフォーマント変換回路に関し、フォーマット変換す
るデータのビット数が増大しても簡易な回路で対応出来
るフォーマット変換回路を提供することを目的とし、 連続したＬタイムスロットに収容されたデータの次のデ
ータビットが書込まれ、これを次の連続したしタイムス
ロットに収容するために読出すまでの遅延ＩＮビットに
プラス１した容量を有する格納手段と、格納手段にデー
タを書込むためのライトアドレス及び格納手段からデー
タを読出すためのリードアドレスを発生する（Ｎ＋１）
進の計数手段とを備え、各タイムスロットにＭビットず
つ分散配置されたデータを該データの有効ビット数を指
定する有効ビット信号に基づき格納手段へ書込み、更に
、有効タイムスロット位置を指定する有効タイムスロッ
ト信号により指定される連続したしタイムスロットに集
中収容すべく格納手段からのデータ読出しを、（Ｔ×Ｍ
）／　（Ｎ＋　１）回繰り返し格納手段を使用すること
で処理するように構成する。

〔産業上の利用分野〕

本発明は、ＴタイムスロットにＭビットずつ分散配置さ
れたデータを連続したしタイムスロットに集中配置する
ためのデータフォーマット変換回路に関する。

例えば、多重化されたディジタル信号を共通線上を介し
て伝送する場合、その伝送速度で決められる数のタイム
スロットにディジタル信号を複数ビットずつ均等に分散
配置して伝送する場合がある。

しかし、各タイムスロットに収容出来るビット数に対し
て最大限のビット数を分散配置して伝送することは余り
なく、実際は各タイムスロットの収容能力に対して余裕
を持って伝送する場合が多い。　　゛ 一方、各タイムスロットは時間的にその順序を入れ替え
たり、均等にデータビットを配置しているものから所定
のタイムスロットに集中配置する等の処理を行うことが
出来る。

その場合にはメモリ機能を設置し、それを介して入力す
るタイムスロットの時間的順序を入れ替えたり、データ
ビットの配置を均等配置（分散配置）から集中配置に変
換して出力する。

このような処理を行う場合には、取り扱うデータ量が多
くなるとそれに対応してメモリ機能の容量を増やすこと
が必要となるため、より少ないメモリ機能の容量で変換
処理を行うことが要求される。

〔従来の技術〕

第４図は従来例を説明するブロック図を示す。

第４図に示す従来例は、ＴタイムスロットにＭビットず
つデータを分散配置する場合のデータフォーマット変換
回路１００を示し、その構成は、（Ｔ×Ｍ）ビットの容
量を有するレジスタ１と、レジスタ１に対して入力デー
タ■を書込むためのライトアドレス■を発生する（Ｔ　
Ｘ　Ｍ）進カウンタ回路２と、 レジスタ１に書込まれたデータを読出すためのリードア
ドレス■を発生する（Ｔ　Ｘ　Ｍ）進カウンタ回路３と
、 制御部２００から出力される有効タイムスロットを指定
する有効タイムスロット信号■と有効ビット数を指定す
る有効ビット信号■をもとに（Ｔ　Ｘ　Ｍ）進カウンタ
回路２，３のリセット信号を生成するフリップフロップ
回路（以下Ｆ、Ｆ回路と称する）４と否定論理積回路（
以下ＮＡＮＤ回路回路と称する）５とを具備する。

尚、制御部２００は、フォーマット変換回路１００に対
して有効タイムスロット信号■、■′（但し、信号■′
は信号■の反転信号となる）。

有効ビット信号■及びクロックＣＬＫを送出するものと
する。

ＴタイムスロットにＭビット（例えば、Ｍ＝４とする）
ずつ分散配分された入力データ■は、（Ｔ　Ｘ　Ｍ）進
カウンタ回路２から発生するライトアドレス■に基づき
、レジスタ１に書込まれる。

尚、この時のライトアドレス■の出力速度は、制御部２
００が入力データ■に基づき生成したクロックＣＬＫの
速度とする。

又、Ｔタイムスロットに分配されている入力データ■の
Ｍビットずつを有効ビットとし、これを確認した時制御
部２００は有効ビット信号■を発生し、これを（Ｔ×Ｍ
）進カウンタ回路２のイネーブル（ＥＮＡＢＬＥ）信号
とする。

次に、レジスタｌに書込まれたデータは（Ｔ×Ｍ）進カ
ウンタ回路３が出力するリードアドレス■に基づき、連
続したしタイムスロットに集中配分するように順次読出
し、それを出力データ■として図示省略した例えばデー
タ送信回路等へ送出して、制御部２００にて指定した連
続したしタイムスロットに集中的に配分して伝送する。

尚、この時制御部２００は入力データ■に基づき出力側
の有効タイムスロットを指定するための信号■′を（Ｔ
　Ｘ　Ｍ）進カウンタ回路３のイネーブル（ＥＮＡＢＬ
Ｅ）信号として出力する。

又、入力データのを基にして制御部２００が生成出力す
る有効タイムスロット信号■をＦ、Ｆ回路で遅延を取っ
たものと、有効タイムスロット信号■とをＮＡＮＤ回路
５にてＮＡＮＤ条件を取ったものをリセット信号■とし
、このリセット信号■にて最終的に（Ｔ×Ｍ）進カウン
タ回路２，３はリセットされ、次の入力データ■を待つ
。

〔発明が解決しようとする課題〕

第４図に示す従来例の場合、（Ｔ　Ｘ　Ｍ）進カウンタ
回路２，３はタイムスロット数ＴとＴタイムスロットそ
れぞれに分散配分されるビット数Ｍを掛けた規模となる
。

又、レジスタ１も同様にタイムスロット数ＴとＴタイム
スロットそれぞれに分散配分されるビット数Ｍを掛けた
容量を有する。

従って、取り扱うデータ容量が増大するに伴いレジスタ
１及びカウンタ回路２，３の規模も増大することになる
。

本発明は、フォーマント変換するデータのビット数が増
大しても簡易な回路で対応出来るフォーマット変換回路
を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の１０は連続し
たしタイムスロットに収容されたデータの次のデータビ
ットが書込まれ、これを次の連続したしタイムスロット
に収容するために読出すまでの遅延量Ｎビットにプラス
１した容量を有する格納手段であり、 ２０．３０は格納手段１０にデータを書込むためのライ
トアドレス及び格納手段１０からデータを読出すための
リードアドレスを発生する（Ｎ＋１）進の計数手段であ
り、 かかる手段１０〜３０を具備して各タイムスロットにＭ
ビットずつ分散配置されたデータをデータの有効ビット
数を指定する有効ビット信号■に基づき格納手段１０へ
書込み、更に、有効タイムスロット位置を指定する有効
タイムスロット信号■′により指定される連続したしタ
イムスロットに集中収容すべく格納手段１０からのデー
タ読出しを、（Ｔ×Ｍ）／　（Ｎ＋１）回繰り返し格納
手段１０を使用することで処理するように構成すること
により、本課題を解決するための手段とする。

〔作　用〕

前の連続したしタイムスロットに収容されたデータの次
のデータビットが書込まれ、これを次の連続したしタイ
ムスロットに収容するために読出すまでの遅延ＩＮにプ
ラス１したものを格納手段１０の容量とし、Ｔタイムス
ロットからなるフレーム中の各タイムスロットに、Ｍビ
ットずつ分散配置され伝送されるデータを格納手段１ｏ
に書込み、及びこのデータを当該データの容量を基にし
て生成された有効タイムスロット信号■′で示される連
続したしタイムスロットに集中配置するための読出しを
、格納手段１ｏを（Ｔ×Ｍ）／（Ｎ＋１）回繰り返し使
用することにより実現するように計数手段２０．３０を
構成することにより、格納手段１０及び計数手段２０．
３０の容量以上の容量を有するデータの分散配置から集
中配置へのフォーマット変換が可能となる。

〔実施例〕

以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例におけるタイムチャートを説明する図を
それぞれ示す。尚、全図を通じて同一符号は同一対象物
を示す。

第２図に示す本発明の実施例は、第１図に示す格納手段
１０として、（Ｎ＋１）ビットの容量を有するレジスタ
回路１０ａ１ 計数手段２０．３０として、（Ｎ＋１）進カウンタ回路
２０ａ　、　３０ａから構成した例である。

尚、Ｎビットは第３図に示すようにフォーマット変換を
行うためにレジスタ回路１０ａに入力データ■の書込み
を開始した位置（ａ）からこれを有効タイムスロットに
集中配置するために、読出しを開始する位置（ｂ）まで
の間の最大遅延量に相当した値である。

即ち、連続したしタイムスロットに集中配置するための
入力データ■のレジスタ回路１０ａへの書込みを開始し
てから、これをレジスタ回路１０ａから読出し始めるま
でのビット数をＮビットと称する。

第２図に示す本実施例のフォーマット変換回路１００ａ
の構成は、上記構成の他に第４図で説明したＦ、Ｆ回路
４と、有効タイムスロット信号■と有効タイムスロット
信号■をＦ、Ｆ回路４で遅延させた出力との論理積をす
る論理積回路（以下ＡＮＤ回路と称する）５と、ＡＮＤ
回路５の出力・と（Ｎ＋１）進カウンタ回路２０ａのキ
ャリーアウト（ｃｏ）とを否定論理和する否定論理和回
路（以下ＮＯＲ回路と称する）７及びＡＮＤ回路５の出
力と（Ｎ＋１）進カウンタ回路３０ａのキャリーアウト
（ＣＯ）とを否定論理和するＮＯＲ回路８とを具備する
。

尚、制御部２００は第４図で説明したものと同一内容と
し、出力する信号■、■′、■も同様の要領にて生成さ
れるものとする。

人力データ■は（Ｎ＋１）進カウンタ回路２０ａから出
力されるライトアドレス■に基づきレジスタ回路１０ａ
への書込みが開始される。

尚、（Ｎ＋１）進カウンタ回路２０ａは人力データ■の
有効ビットを確認して制御部２００が発生する有効ビッ
ト信号■をイネーブル（ＥＮＡＢＬＥ）信号として、ク
ロックＣＬＫのタイミングでライトアドレス■を発生す
る。

次に、有効タイムスロット信号■より９０度位相がずれ
る有効タイムスロ・ノド信号■′が発生するとクロック
ＣＬＫのタイミングでリードアドレス■が発生し、レジ
スタ回路１０ａへ書込んだデータの読出しが開始される
。

一方、ＡＮＤ回路６は有効タイムスロット信号■と、有
効タイムスロット信号■をＦ、Ｆ回路４で遅延させた出
力とをＡＮＤＬ、その出力は（Ｎ＋１）進カウンタ回路
２０ａのキャリーアウト（ＣＯ）信号とＮＯＲして、（
Ｎ＋１）進カウンタ回路２０ａをリセットし、次の入力
データ■の書込みに備える。

同様に、ＡＮＤ回路６の出力と（Ｎ＋１）進カウンタ回
路３０ａ、のキャリーアウト（ＣＯ）信号とＮＯＲして
、（Ｎ＋１）進カウンタ回路３０ａをリセットし、レジ
スタ回路１０ａからの次の読出し番こ備える。

レジスタ回路１０ａから読出されたデータは、制御部２
００の有効タイムスロット信号■で指定する連続した複
数のタイムスロットに集中して配置し、伝送される。

このレジスタ回路１０ａへの書込み／読出しを、（タイ
ムスロット数ＴＸ分散配置データビット数Ｍ）／最大遅
延ピット数Ｎで示す回数繰り返すことにより、１フレ一
ム分のデータを分散配置から集中配置にフォーマット変
換することが可能となる。

以上のレジスタ回路１０ａ及び（Ｎ＋１＞進カウンタ回
路２０ａ　、　３０ａは、データ容量が増加した場合そ
の増加分を最大遅延ビット数Ｎで割った分だけの増加で
対応が可能となる。

〔発明の効果〕

以上のような本発明によれば、フォーマット変換で取り
扱うデータ容量が増加しても、歩容量の増加ですむレジ
スタ回路及びカウンタ回路を有するフォーマント変換回
路を提供することが出来ると言う効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるタイムチャートを説明する図、 第４図は従来例を説明するブロック図、をそれぞれ示す
。 図において、 １はレジスタ、 ２．３は（Ｔ　Ｘ　Ｍ）進カウンタ回路、４はＦ、　Ｆ
回路、　　　５はＮＡＮＤＡＮＤ回路ＡＮＤ回路、　　
　７，８はＮＯＲ回路、１０は格納手段、　　　１０ａ
はレジスタ回路、２０．３０は（Ｎ＋１是計数手段、 ２０ａ　、　３０ａは（Ｎ＋１）進カウンタ回路、１０
０、１００ａはフォーマット変換回路、２００は制御部
、 をそれぞれ示す。　　　　　　　　　　　　、ツユ−・
・・４弗１　閃 栗　２　Ａ

Claims (1)

1. 【特許請求の範囲】 Ｔタイムスロットからなるフレーム中の各タイムスロッ
   トに、Ｍビットずつ配置されたデータを連続したＬタイ
   ムスロットに収容するためのフォーマット変換回路であ
   って、 連続したＬタイムスロットに収容されたデータの次のデ
   ータビットが書込まれ、これを次の連続したＬタイムス
   ロットに収容するために読出すまでの遅延量Ｎビットに
   プラス１した容量を有する格納手段（１０）と、 前記格納手段（１０）にデータを書込むためのライトア
   ドレス（［３］）及び前記格納手段（１０）からデータ
   を読出すためのリードアドレス（［４］）を発生する（
   Ｎ＋１）進の計数手段（２０、３０）とを備え、 各タイムスロットにＭビットずつ分散配置されたデータ
   を該ダータの有効ビット数を指定する有効ビット信号（
   ［６］）に基づき前記格納手段（１０）へ書込み、 更に、有効タイムスロット位置を指定する有効タイムス
   ロット信号（［５］′）により指定される連続したＬタ
   イムスロットに集中収容すべく前記格納手段（１０）か
   らのデータ読出しを、（Ｔ×Ｍ）／（Ｎ＋１）回繰り返
   し前記格納手段（１０）を使用することで処理すること
   を特徴とするフォーマット変換回路。