JPH024004A - パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パルス信号量々隔不均−にして、時系列的に
パルス信号をディジタルパターンとして発生するための
パルス発生回路に係り、特にパルス信号個々の位相やパ
ルス幅が容易に可変とされたパルス発生面路に関するも
のである。

〔従来の技術〕

この種ディジタルパターン発生回路としては、時開ｍ５
７−１８５７２０号公報に示されているように、クロッ
クパルスをカウントしているカウンタのその出力をアド
レスとして、所望のディジタルパターンデータが予め記
憶設定されているメモリより順次サイクリックにディジ
タルパターンが読み出されるようになっている。

〔発明が解決しようとする課題〕

しかしながら、これまでにあってはメモリより単に順次
サイクリックにディジタルパターンが読み出されている
だけであるから、ディジタルパターンの変更は容易でな
いものとなっている。即ち、メモリに予め記憶設定され
るディジタルパターンデータ自体の変更は勿論のこと、
メモリより読み出された後のディジタルパターンに対す
る変更も何等考慮されていないというものである。−ｇ
にディジタルパターンの速度はクロフクパルスにより規
定されるから、ここでいう変更とは特にディジタルパタ
ーン構成要素としてのパルス信号の有無ヤ、パルス信号
価々についての位相、パルス幅上でのものである。これ
ら変更はディジタルパターン発生回路がテスタに組込さ
れた場合に特に考慮されなければならないものとなって
いる。

本発明の目的は、ディジタルパターン構成要素としての
パルス信号価々についてのパルス幅が変更可とされたパ
ルス発生回路、更には位相もが変更可とされたパルス発
生回路、更にはまた外部よりパルス信号のパルス幅が任
意に変更可とされたパルス発生回路を供するにある。

〔課題を解決するための手段〕 上記目的は、メモリより順次サイクリックに読み出され
る、位相指定ビットを含むｎビットパラレル位相指定デ
ータ各々をシリアル変換したうえ、位相指定ビットの出
現時点でそのパルス幅を変更すべく構成することで達成
される。更には位相指定データ各々に含まれる位相指定
ビットの位置が外部より変更、あるいは更新されるべく
メモリはＲＡＭとして構成されることで、更にはまたパ
ルス幅の変更後の大きさは外部より可変として任意に指
定されることで達成される。

〔作用〕

基準としてのディジタルパターンを変更するには、その
構成要素としてのパルス信号価々の有無、パルス信号価
々についての位相や、パルス幅を変更すればよいという
ものである。さて、基準としてのディジタルパターンは
メモリよりｎビットパラレル位相指定データ（但し、パ
ルス信号を発生せしめない場合、位相指定ビットは含ま
れない）が順次読み出されたうえ、シフトレジスタでシ
リアル変換されることによって発生されるようになって
いる。これによってパルス信号価々は位相指定ビットで
指定された位相で、しかもそのパルス幅はシフトパルス
周期と同一にして発生されるが、パルス幅制御器ではそ
のパルス幅が変更可とされているものである。また、メ
モリをＲＡＭとして構成する場合は、位相指定データに
含まれる位相指定ビットの位置やその有無についての変
更、あるいは更新が可能となるから、パルス信号価々に
ついての発生位相やその有無が変更可となるものである
。更に外部よりパルス幅を任意に指定する場合、各パル
ス信号のパルス幅は同一として可変に変更され得るばか
りか、パルス信号価々のパルス幅は他のパルス信号のそ
れとは独立に、変更されることも可能となるものである
。

〔実施例〕

以下、本発明を第１図、第２図により説明する。

先ず本発明によるパルス発生回路について説明すれば、
第１図はディジタルパターン構成要素としてのパルス信
号の位相、パルス幅が外部より任意に変更可された一例
での概要構成を示したものである。これによる場合、Ｒ
ＡＭ３には所望の基準ディジタルパターンを発生するた
めの位相指定データ（本例では８ビツト構成）が所定ア
ドレス順に記憶設定されている必要があるが、この記憶
設定はカウンタ２およびＣＰＵ６によって行なわれるよ
うになっている。初期設定時、１／ｎ分周器１からの、
１７８分周された基準クロックパルスをカウンタ２でカ
ウントし、そのカウント値をアドレスとして書込モード
におかれているＲＡＭ３に与える一方、そのアドレスの
更新に同期して位相指定データをＣＰＵ６より書込デー
タとして与えれば、ＲＡＭ３には所望の）Ｊ：準ディジ
タルパターンが発生されるべく位相指定データが記憶さ
れるものである。位相指定データ各々は原則として、例
えば何れか１ビツトが“ｌ”状態として、残り７ビツト
が“０”状態として設定されており、“１”状態にある
ビットは位相指定ビットとしてそのビット位置に対応し
た位相でパルス信号を発生させるべく機能するものとな
っている。もしも、８ビツト全てが“０”状態として設
定された場合には、この位相指定データによってはパル
ス信号は発生されないようになっているものである。

さて、基準ディジタルパターンを発生せしめるに際して
はＲＡＭ３は続出モードにおかれ、ＲＡＭ３にはカウン
タ２より読出アドレスが与えられるようになっている。

続出アドレスは書込の際でのアドレスと同様にして発生
されるが、続出アドレスが８基準クロックパルス周期で
更新される度にＲＡＭ３からは８ビツトパラレル位相指
定データが読み出され、これが基準クロックパルスをシ
フトパルスとして８ビツト容量のシフトレジスタ４でシ
リアル変換されることによって、基準ディジタルパター
ンが発生されるようになっているものである。このディ
ジタルパターン構成要素としてのパルス信号（“１”状
態）は位相指定ビットのビット位置に対応した位相で発
生され、しかもそのパルス幅は１基準クロックパルス周
期とされるが、パルス信号個々のパルス幅はパルス幅制
御器５で所定に変更されるものとなっている。本例では
基準クロックパルス周期の整数倍としてそのパルス幅が
一様に変更されているが、より小さい周期をもったクロ
ックパルスの周期の整数倍としてパルス幅が変更されて
もよいものである。また、パルス幅がＣＰＵ６より指定
される場合は、パルス信号個々のパルス幅は同一として
可変に変更され得るばかりか、他のパルス信号のそれと
は独立に変更され得るものである。

もしも、パルス信号の位相やその有無を変更する場合に
は、ＲＡＭ３に記憶設定されている位相指定データを変
更、更新すればよいものである。

この変更、更新はＲＡＭ３を書込モードにおいた状態で
カウンタ２よりアドレスを、また、ＣＰＵ６より変更後
の位相指定データを与えることで容易となっている。

以上のようにしてパルス幅制御器５からは所望のディジ
タルパターン出力ＯＵＴが得られるが、パルス幅制御器
５は具体的には例えばＲＳフリップフロップやカウンタ
、コンパレータなどによって構成されるようになってい
る。パルス信号が出現する度にＲＳフリップフロップを
一旦セント状態におくと同時に、カウンタでクロックパ
ルスをカウントするようにし、そのカウント値が設定値
に達したことがコンパレータで検出された時点でＲＳフ
リップフロップをリセットする、といった具合に構成さ
れるようになっている。第２図はある位相でシフトレジ
スタ４の出力としてパルス信号が出現した場合に、その
パルス幅が基準クロックパルスの周期の５倍、５倍、８
倍のものとしてそれぞれ得られる場合を示したものであ
る。パルス幅変更例（１１，（３）では位相指定ビット
は左端、または右端のビット位置に位置していることが
、また、パルス幅変更例（２）ではその位置より３ビッ
ト分ずれた位置に位相指定ビットが位置していることが
知れる。

〔発明の効果〕

以上説明したように、請求項１によれば、ディジタルパ
ターン構成要素としてのパルス信号個々のパルス幅が一
様に変更可とされ、請求項２による場合はまた、それら
パルス信号個々の位相もがパルス幅とは独立に変更可と
され、請求項による場合はまた以上の効果に加えパルス
信号個々のパルス幅は同一として可変に、あるいは他の
パルス信号のそれとは独立に変更可とされる、といった
効果がある。

【図面の簡単な説明】

第１図は、本発明によるパルス発生回路の一例での概要
構成を示す図、第２図は、パルス幅制御器での動作を説
明するための入出力信号波形を示す図である。 １・・・１／ｎ分周器、２・・・カウンタ、３・・・Ｒ
ＡＭ、４・・・シフトレジスタ、５・・・パルス幅制御
１！、６・・・ｃｐｕ。

Claims (1)

1. 【特許請求の範囲】 １、分周器によって１／ｎ（ｎ≠０、１）分周された基
   準クロックパルスをカウントするカウンタの出力をアド
   レスとして、メモリより読み出される、位相指定ビット
   を含むｎビットパラレル位相指定データ各々は基準クロ
   ックパルスをシフトパルスとしてシフトレジスタでｎビ
   ットシリアル位相指定データに変換された後は、パルス
   幅制御器によって位相指定ビットのパルス幅が制御され
   るべくなした構成のパルス発生回路。 ２、請求項１において、メモリはｎビットパラレル位相
   指定データ各々が外部より更新されるべくＲＡＭとして
   構成されているパルス発生回路。 ３、請求項１、２の何れかにおいて、パルス幅制御器で
   の位相指定ビットのパルス幅は外部より可変として任意
   に指定されるパルス発生回路。